等精度数字频率计设计

《EDA技术》主讲：电子信息学院

冯

杰应用专题二数字频率计设计简易数字频率计的工作原理8位十进制计数器译码、显示锁存器控制器电路1、闸门信号EN高电平为1秒，周期小于1秒的被测信号，都能测量，满足下限测量频率为2Hz的要求。2、测量的上限频率起决于FPGA芯片的工作频率。由于一般的FPGA芯片的工作频率在50MHz以上，能满足测量10MHz频率要求。因此，该方案满足参数1的要求.简易数字频率计测频精度讨论：译码、显示锁存器控制器电路问题一：频率为多少？问题二：标准秒脉冲对测频精度有什么影响？测频精度与闸门信号精度有关：闸门精度高低影响测频精度。8位十进制计数器如何解决？测频精度与被测信号频率有关。频率高，精度高。频率低：精度低不符合测频精度为千万分之一的要求1秒1秒1秒1秒解决方法：特点：等精度测频原理使用两个计数器

ENFx

NxFSNsNx

/

Fx

=

Ns

/

FsFx

=

Fs

*

Nx

/

NsTEN

=

TS

*

Ns

=

1

*

NsFS

FxTEN

=

Tx

*

Nx

=

1

*

Nx等精度测频原理Fx

=

(Fs

/

Ns)

Nx优点：测量结果与闸门信号宽度无关，因此闸门精度不影响测量精度！！！闸门解决了问题2标准已知频率信号Fs=10MHzNs被测信号FxNx等精度测频原理Fx问题1仍然存在！！！问题1的解决方案：EN

Fx被测信号送计数器计数器闸门信号被测信号FxFxENENA是对完整的输入波形进行计数，精度100％问题1得到解决！！！闸门信号测量电路：控制信号的如何实现？时序关系如何？思考：既然精度为100％，为什么又提出误差为千万分之一？计算锁存BCD转换译码显示LOAD1LOAD2ENAENRST控制信号产生电路设计初始状态（s0）---RST=1，EN=0，LOAD1=0，LOAD2=0---0.1秒，计数器清零计数状态（s1）---RST=0，EN=1，LOAD1=0，LOAD2=0---0.1秒计数状态（s2）---RST=0，EN=1，LOAD1=0，LOAD2=0---0.1秒计数状态（s3）---RST=0，EN=1，LOAD1=0，LOAD2=0---0.1秒计数状态（s4）---RST=0，EN=1，LOAD1=0，LOAD2=0---0.1秒计数状态（s5）---RST=0，EN=0，LOAD1=0，LOAD2=0---0.1秒，闸门信号清零计数状态（s6）---RST=0，EN=0，LOAD2=0，等待同步时能信号ENA无效如果ENA=1，正在计数计数，LOAD1=0，输出不锁存。否则计数完毕，LOAD1=1，输出锁存。等待计算延时状态（s8）---RST=0，EN=0，LOAD1=0，LOAD2=0---0.1秒等待计算延时状态（s9）---RST=0，EN=0，LOAD1=0，LOAD2=0---0.1秒计算结果锁存（s10）

---RST=0，EN=0，LOAD1=0，LOAD2=1---0.1秒，返回初始状态带控制电路的VHDL程序带控制电路的VHDL程序en<='0';

rst<='1';en<='1';en<='1';en<='1';en<='1';en<='0';ENA='1'load1<='1';load1<='0';load2<='1';FxENENA带控制电路的测试电路CLK_10Hz带控制电路的测试电路仿真测试下载测试1、画出完整原理图2、编译、引脚锁定3、下载测试下载测试小结2、等精度频率测量电路----测量精度高，测量误差恒定不变。但电路复杂，成本较高。1、简易频率计电路----测量误差随着被测信号而变化。但如果对精度要求不高，或者被测频率较高的情况下，该方案电路简单，成本低廉。思考题1、如何实现被测