微机原理讲义

微机原理讲义ppt1第1页，课件共111页，创作于2023年2月第四章存储器系统2第2页，课件共111页，创作于2023年2月第一节概述3第3页，课件共111页，创作于2023年2月在现代计算机中，存储器是核心组成部分之一。因为有了它，计算机才具有“记忆”功能，才能把程序及数据的代码保存起来，才能使计算机系统脱离人的干预，而自动完成信息处理的功能。存储器的性能指标有：容量、速度和成本。容量：指存储器所包含的存储单元的总数单位：MB（1MB＝220字节）或GB（1GB＝230字节）每个存储单元（一个字节）都有一个地址，CPU按地址对存储器进行访问速度(存取时间):

在存储器地址被选定后，存储器读出数据并送到CPU（或者是把CPU数据写入存储器）所需要的时间。单位：ns（1ns=10-9秒）

成本：存储器的位成本也是存储器的重要性能指标。4第4页，课件共111页，创作于2023年2月从整体看，其速度接近高速缓存的速度，其容量接近辅助存储器的容量，而位成本接近廉价慢速辅存的平均价格。在计算机系统中常采用三级存储器结构内存储器（使用半导体存储器芯片）Cache存储器主存储器（RAM和ROM）外存储器（软盘、硬盘、光盘）后备存储器（磁带、光盘）外存储器(辅助存储器)5第5页，课件共111页，创作于2023年2月6第6页，课件共111页，创作于2023年2月单列直插式内存条Rambus内存条模块(Rdram)7第7页，课件共111页，创作于2023年2月存储器分类随着计算机系统结构的发展和器件的发展，存储器的种类日益繁多，分类的方法也有很多种按构成存储器的器件和存储介质分类从理论上讲，只要有两个明显稳定的物理状态的器件和介质都能用来存储二进制信息。磁芯存储器半导体存储器光电存储器磁膜，磁泡存储器光盘存储器存储器8第8页，课件共111页，创作于2023年2月2)按存取方式分类RAM(RandomAccessMemory随机存取存储器)：通过指令可以随机地、个别地对各个存储单元进行访问。访问所需时间基本固定，而与存储单元地址无关。计算机的内存主要采用随机存储器。随机存储器多采用MOS(金属氧化物半导体)型半导体集成电路芯片制成。易失性。DRAM（动态随机存取存储器）SRAM（静态随机存取存储器）9第9页，课件共111页，创作于2023年2月ROM（ReadOnlyMemory只读存储器）只能读出不能写入的存储器，它通常用来存放固定不变的程序、汉字字型库、字符及图形符号等。由于它和RAM分享主存的地址空间，所以仍属于主存的一部分。MaskROM（掩膜ROM）PROM（ProgrammableROM）和EPROM（ErasableProgrammableROM）FlashROM（快擦除ROM，或闪速存储器）10第10页，课件共111页，创作于2023年2月3)按在计算机中的作用分类可分为主存(内存),辅存(外存),缓冲存储器等。主存速度快，容量小，位价格较高；辅存速度慢，容量大，位价格低；缓冲存储器用在两个不同工作速度的部件之间,在交换信息过程中起缓冲作用。半导体存储器只读存储器ROM随机存取存储器RAM静态随机存储器SRAM（高速）动态随机存储器DRAM（低速）掩膜ROM（MaskROM）可编程ROM（PROM）可擦除PROM（EPROM）快擦除存储器（FlashROM）（用于Cache）（用于主存储器）11第11页，课件共111页，创作于2023年2月主存储器RAMROM辅助存储器缓冲存储器存储器双极型半导体存储器MOS存储器可编程只读存储器PROM可擦除可编程只读存储器EPROM,EEPROM掩膜型只读存储器MROM磁盘存储器磁带存储器光盘存储器12第12页，课件共111页，创作于2023年2月一般使用DRAM芯片组成存储容量含义：指存储器所包含的存储单元的总数单位：MB（1MB＝220字节）或GB（1GB＝230字节）每个存储单元（一个字节）都有一个地址，CPU按地址对存储器进行访问存取时间含义：在存储器地址被选定后，存储器读出数据并送到CPU（或者是把CPU数据写入存储器）所需要的时间单位：ns（1ns=10-9秒）主存储器13第13页，课件共111页，创作于2023年2月存储器体系结构在微型机系统中，存储器是很重要的组成部分，虽然存储器的种类很多，但它们在系统中的整体结构及读写的工作过程是基本相同的。一般情况下，一个存储器系统由以下几部分构成。1)基本存储单元一个基本存储单元可以存放一位二进制信息，其内部有两个稳定且互相对立的状态，并能够在外部对其状态进行识别和改变。双稳电路(高,低电平);磁化单元(正向,反向)14第14页，课件共111页，创作于2023年2月2)存储体一个基本存储单元只能保存一位二进制信息，若要存放M×N个二进制信息，就要用M×N个基本存储单元，它们按一定的规则排列起来，这些由基本存储单元所构成的阵列称为存储体或存储矩阵。如8K×8表示存储体中一共8K个存储单元,每个存储单元存放8位数据。微机系统的内存是按字节组织的，每个字节由8个基本的存储单元构成，能存放8位二进制信息，CPU把这8位二进制信息作为一个整体来进行处理。15第15页，课件共111页，创作于2023年2月3)地址译码器由于存储器系统是由许多存储单元构成的，每个存储单元存放8位二进制信息，每个存储单元都用不同的地址加以区分。CPU要对某个存储单元进行读/写操作，必须先通过地址总线，向存储器系统发出所需访问的存储单元的地址码。地址译码器的作用是用来接受CPU送来的地址信号并对它们进行译码，选择与地址码相对应的存储单元，以便对该单元进行操作。地址译码有两种方式：单译码和双译码。16第16页，课件共111页，创作于2023年2月内存储器结构与工作过程示意图00000000000000000000000000000001存储单元（8位）地址寄存器地址译码器地址总线读写控制电路数据总线控制总线10110111Write信号内存17第17页，课件共111页，创作于2023年2月CBAY0Y1Y2Y3Y4Y5Y6Y7000111001010011100101110有n根地址线，最多可选通2n个地址输入输出CBAY0Y1Y2Y3Y4Y5Y6Y7000011111110011011111101011011111011111011111001111011110111111011110111111011111111111018第18页，课件共111页，创作于2023年2月单译码：适用于小容量存储器，存储器线性排列，特点是译码输出线较多。当地址码有10根时，有210＝1024根输出线，分别控制1024条字选择线。00000000000000000000000000000001存储单元（8位）地址寄存器地址译码器地址总线读写控制电路数据总线控制总线10110111Write信号内存19第19页，课件共111页，创作于2023年2月双译码：存储器以矩阵的形式排列，将地址线分成两部分，对应的地址译码器也是两部分，即行译码器和列译码器，行译码器输出行地址选择信号，列译码器输出列地址选择信号，行列选择线交叉处即为选中的内存单元。其特点是译码输出线较少，适合于较大的存储器系统。20第20页，课件共111页，创作于2023年2月例，将n根地址线分成M＋N，相应的存储单元为2M×2N,地址选择线共有2M+2N条,大大小于2n条。2M选择线2N选择线21第21页，课件共111页，创作于2023年2月4)片选与读写控制信号片选信号用以实现芯片的选择，对于一个芯片来说，只有片选信号有效，才能对其进行读写操作。应首先使芯片的片选信号有效(大地址)，才能选择其中的存储单元进行操作。读写控制信号用来实现对存储器中数据的流向的控制。22第22页，课件共111页，创作于2023年2月12345输出地址地址选通读信号有效数据从内存输出数据上数据总线23第23页，课件共111页，创作于2023年2月12345输出地址地址选通写信号有效数据进入内存数据从CPU上数据总线24第24页，课件共111页，创作于2023年2月I/O电路位于系统数据总线与被选中的存储单元之间，用来控制信息的读出与写入，必要时，还可包含对I/O信号的驱动及放大处理功能。5)I/O电路6)其他外围电路对不同类型的存储器系统，有时需要一些特殊的外围电路，如动态刷新电路等。25第25页，课件共111页，创作于2023年2月第二节读写存储器RAM26第26页，课件共111页，创作于2023年2月在微机系统的工作过程中可以随时地对其中的各个存储单元进行读/写操作。一、静态RAM1)基本存储单元T1，T2控制管T3，T4负载管T1截止，T2导通A=1(高电平)B=0(低电平)101027第27页，课件共111页，创作于2023年2月T1导通，T2截止A=0(低电平)B=1(高电平)0101电路具有两个相对的稳定状态，在没有外触发的条件下状态是稳定不变的双稳电路28第28页，课件共111页，创作于2023年2月写过程X译码线为高,T5,T6导通；Y译码线为高,T7,T8导通;数据信号从两边I/O输入,使T1,T2分别导通或截止；X,Y译码信号消失,存储单元状态稳定保持。T7,T8是公用的，不属于具体的存储单元29第29页，课件共111页，创作于2023年2月读过程X译码线为高,T5,T6导通；Y译码线为高,T7,T8导通;数据信号从A,B输出,送至两边的I/O线上，驱动差动放大器，判断信号值；4)X,Y译码信号消失,存储单元状态保持不变。30第30页，课件共111页，创作于2023年2月2)静态RAM存储芯片Intel2114Intel2114是一种1K×4的静态存储芯片，其最基本的存储单元是六管存储电路。10位地址线，4位数据线。有1024个4bit的存储单元。4096个基本存储电路，排列形式为64×64，存储单元的排列形式是64×16，6根地址线用于行译码，4根用于列译码，即每行中每4个基本存储电路是同一地址，但分别接不同的I/O线。31第31页，课件共111页，创作于2023年2月32第32页，课件共111页，创作于2023年2月CS为高电平，封锁与门，使输入输出缓冲器高阻，数据不能进行读写操作。CS为低电平，WR为高电平，读控制线有效，数据从存储器流向数据总线。读控制线写控制线33第33页，课件共111页，创作于2023年2月CS为低电平，WR为低电平，写控制线有效，数据从数据总线流向存储器。读控制线写控制线34第34页，课件共111页，创作于2023年2月Intel2114引脚图A0～A9:地址信号输入，选通1024个地址单元。I/O0～I/O3:数据信号双向，每个地址单元4位二进制。：片选，低电平有效，有效时才能对芯片操作：读/写控制线，低电平时，数据由数据总线写入存储器；高电平时，数据由存储器输出至数据总线。35第35页，课件共111页，创作于2023年2月二、动态RAM1)基本存储单元字选线数据线由T1与C构成，当C充有电荷，存储单元为1，反之为0。依靠C的充放电原理来保存信息。写操作：字选线为高，T1导通，数据信息通过数据线进入存储单元；读操作：字选线为高，T1导通，C上的电荷输出到数据线上。分布电容电容C上的电荷会泄漏，所以要定时对存储单元进行刷新操作，补充电荷。36第36页，课件共111页，创作于2023年2月2)动态RAM存储芯片Intel2164AIntel2164A是一种64K×1的动态存储芯片，其最基本的存储单元是单管存储电路。8位地址线，1位数据线.存储单元为64×1024个，应该有16根地址线选择唯一的存储单元，由于封装的限制，该芯片只有8位地址线引脚，所以16位地址信息分两次进行接收，相应的分别有行选通和列选通加以协调，在芯片内部，还有8位地址锁存器对一次输入的8位地址进行保存。由于有8位行地址选择线，8位列地址选择线，所以存储体为256×256，分成4个128×128的存储阵列。每存储阵列内的存储单元用7位行列地址唯一选择，再用剩下的1位行列地址控制I/O口进行4选1。37第37页，课件共111页，创作于2023年2月存储体：64K×1的存储体由4个128×128的存储阵列组成。216＝4×27×2738第38页，课件共111页，创作于2023年2月地址锁存器：Intel2164采用双译码，故其16位地址信息要分两次输入。由于封装的限制，这16位信息必须通过同一组引脚分两次接收，因此芯片内部有个能保存8位地址信息的地址锁存器。地址锁存器39第39页，课件共111页，创作于2023年2月数据输入缓冲器：用以暂存输入的数据。数据输入缓冲器数据输出缓冲器：用以暂存要输出的数据。数据输出缓冲器40第40页，课件共111页，创作于2023年2月数据输入缓冲器数据输出缓冲器数据输出缓冲器：用以暂存要输出的数据。写允许时钟缓冲器：用以控制芯片的数据传送方向。41第41页，课件共111页，创作于2023年2月1/128行、列译码器：分别用来接收7位的行、列地址，经译码后，从128×128个存储单元中选择出一个确定的存储单元，以便进行读写操作。4个存储单元选中后，经过1位行列地址译码，通过I/O门选择1位输入输出。由列选通控制输出42第42页，课件共111页，创作于2023年2月行、列时钟缓冲器：用以协调行、列地址的选通信号128读出放大器：与4个128×128存储阵列相对应，接收行地址选通的4×128个存储单元的信息，经放大(刷新)后，再写回原存储单元。43第43页，课件共111页，创作于2023年2月Intel2164A的外部结构A0～A7:地址信号输入，分时接收CPU选送的行、列地址。DIN:数据输入引脚DOUT:数据输出引脚：行地址选通，低电平有效，有效时表明芯片当前接收的是行地址。:读/写控制线,低电平时,写操作;高电平时,读操作。：列地址选通，低电平有效，有效时表明芯片当前接收的是列地址。此时，应保持为低电平N/S:未用引脚44第44页，课件共111页，创作于2023年2月Intel2164A的工作方式和及其时序关系：读操作行地址领先于行选通先有效，行选通后将行地址锁存，然后列地址上地址线，列地址选通锁存。读写信号为高电平，控制数据从存储单元输出到DOUT。行锁存列锁存45第45页，课件共111页，创作于2023年2月写操作：对行、列选通信号要求不变。写信号先于列选通有效，写入的数据信息必须在列选通有效前送入DIN，且在列选通有效后，继续保持一段时间，才能保证数据能正确写入。行锁存列锁存12346第46页，课件共111页，创作于2023年2月读－改－写操作：在指令中，常常需要对指定单元的内容读出并修改后写回到原单元中，这种指令称为读－改－写指令。如：AND[BX],AXADD[SI],BX为了加快操作速度，在动态存储器中专门设计了针对读－改－写指令的时序，遇到读－改－写指令，存储器自动用该时序进行操作。47第47页，课件共111页，创作于2023年2月类似于读操作和写操作的结合，在行选通和列选通同时有效的情况下，写信号高电平，先读出，在CPU内修改后，写信号变低，再实现写入。不是两个读写周期。先读后写48第48页，课件共111页，创作于2023年2月刷新操作：由于存储单元中存储信息的电容上的电荷会泄漏，所以要在一定的时间内，对存储单元进行刷新操作，补充电荷。芯片内部有4个128单元的读放大器，在进行刷新操作时，芯片只接收从地址总线上发来的低7位的行地址，1次从4个128×128的存储矩阵中各选中一行，共4×128个单元，分别将其所保存的信息输出到4个128单元的读放大器中，经放大后，再写回原存储单元，这样实现刷新操作。49第49页，课件共111页，创作于2023年2月由列选通控制输出低7位高1位因此，在刷新操作中，只有行选通起作用，即芯片只读取行地址，由于列选通控制输出缓冲器，所以在刷新时，数据不会送到输出数据线DOUT上。50第50页，课件共111页，创作于2023年2月可见，由行选通信号把刷新地址锁存进行地址锁存器，则选中的4×128个单元都读出和重写。列选通信号在刷新过程中无效，所以数据不会输入与输出。51第51页，课件共111页，创作于2023年2月第三节只读存储器ROM52第52页，课件共111页，创作于2023年2月掩膜ROM掩膜ROM所保存的信息取决于制造工艺，一旦芯片制成后，用户是无法变更其结构的。这种存储单元中保存的信息，在电源消失后，也不会丢失，将永远保存下去。53第53页，课件共111页，创作于2023年2月若地址信号为00，则选中第一条字线，该线输出为1，若有MOS管与其相连，该MOS管导通，对应的位线就输出为0，若没有管子与其相连，输出为1，所以，选中字线00后输出为0110。同理，字线01输出为0101。54第54页，课件共111页，创作于2023年2月可编程序的ROM：PROM编程由专门的电路进行（接高电平），一旦写入，只能读出使用，不能再修改。这个写入的过程成为固化过程。PROM是将熔丝串联在ROM单元电路中，编程写入时，若写入0，则使其通过一个大的电流，让熔丝熔断开路；而写入1时，不通过电流，使单元保持不变。大电流击穿55第55页，课件共111页，创作于2023年2月可擦除可编程序的ROM：EPROM首先，栅极浮空，没有电荷，没有导电通道，漏源级之间不导电，表明存储单元保存的信息为“1”。如果在漏源级之间加上+25V的电压，漏源极被瞬间击穿，电子通过SiO2绝缘层注入到浮动栅，浮动栅内有大量的负电荷。当高电压去除后，由于浮动栅周围是SiO2绝缘层，负电荷无法泄漏，在N基体内感应出导电沟道。56第56页，课件共111页，创作于2023年2月导电沟道表明相应的存储单元导通，这时存储单元所保存的信息为“0”。一般情况下，浮动栅上的电荷不会泄漏，并且在微机系统的正常运行过程中，其信息只能读出而不能改写如果要清除存储单元中所保存的信息，就必须将浮动栅内的负电荷释放掉。用一定波长的紫外光照射浮动栅，负电荷可以获得足够的能量摆脱SiO2的包围，以光电流的形式释放掉，这时，原来存储的信息也就不存在了。导通57第57页，课件共111页，创作于2023年2月由这种存储单元所构成的ROM存储芯片，在其上方有一个石英玻璃的窗口，紫外线正是通过这个窗口来照射其内部电路而擦除信息的，一般擦除信息需用紫外线照射15～20分钟。58第58页，课件共111页，创作于2023年2月EPROM芯片Intel2716Intel2716是一种2K×8的EPROM存储器芯片，其最基本的存储单元就是带有浮动栅的MOS管，有11条地址线，8条数据线，地址信号采用双译码的方式来寻址存储单元。相应的系列还有：Intel2732(4K×8),2764(8K×8),27128(16K×8),27512(64K×8)等。在微机系统中，该种类型的芯片是常用芯片，通常用来做程序存储器。59第59页，课件共111页，创作于2023年2月Intel2716的内部结构x译码器：可以对7位行地址进行译码，共寻址128个单元y译码器：可以对4位列地址进行译码，共寻址16个单元；16Kbit存储阵列：有128行，16列，每个存储单元有8个基本存储单元，各存储1位数据信息。128×128bit存储阵列2KB存储矩阵60第60页，课件共111页，创作于2023年2月输出允许和片选和编程逻辑：用以实现片选和控制信息的读写；数据输出缓冲器：实现对输出数据的缓冲，选中地址的存储单元中的8位数据并行输出。61第61页，课件共111页，创作于2023年2月Intel2716的外部结构A10～A0:地址信号输入，可寻址211=2048(2K)个存储单元，每个存储单元内包括8个1bit基本存储单元；D0～D7:双向数据信号输入输出，在常规电压(5V)下只能用作输出，在编程电压(25V)和满足一定的编程条件时可作为程序代码的输入端；：片选信号输入，低电平有效，只有片选端为低电平，才能对相应的芯片进行操作；：数据输出允许信号，输入，低电平有效，该信号有效时，开启输出数据缓冲器，允许数据信号输出62第62页，课件共111页，创作于2023年2月VCC:+5V电源，用于在一般情况下的读(程序)操作；VPP:+25V电源，用于在专用的装置上写操作，即在大电压的作用下将数据固化输入到存储单元。速度较慢。在输入的过程中不断将数据读出进行校验。GND:地63第63页，课件共111页，创作于2023年2月Intel2716的工作方式及操作时序1)读方式这是EPROM的主要工作方式，在读操作的过程中，片选信号和输出允许信号要同时有效。同时有效同时有效64第64页，课件共111页，创作于2023年2月2)禁止方式片选信号为低电平，数据输出允许信号为高电平，禁止该芯片输出，数据线为高阻状态；3)备用方式片选信号为高电平，芯片的功耗降低，数据输出端高阻；4)写入方式片选信号为低电平，数据输出允许信号为高电平，VPP接25V，将地址码及该地址欲固化写入的数据分别送到地址线和数据线上，待信号稳定后，在片选端输入一宽度为50ms的正脉冲，即可写入一个存储单元的信息。65第65页，课件共111页，创作于2023年2月5)校验方式在编程过程中，为了检查编程时写入的数据是否正确，通常在编程的过程中包含校验操作。在一个字节的编程完成后，电源接法不变，但数据输出允许信号为低电平，则同一单元的数据就在数据线上输出，这样就可与输入数据相比较，来校验编程的结果是否正确。66第66页，课件共111页，创作于2023年2月电可擦除可编程ROM(ElectronicErasibleProgrammableROM)EEPROME2PROM原理与EPROM类似，当浮动栅上没有电荷时，漏源极不导电，数据信息为“1”，当浮动栅带上电荷，漏源极导通，数据信息为“0”。在第一级浮动栅上面增加了第二级浮动栅，当VG电压为正，电荷流向第一级浮动栅(编程)，当VG电压为负，电荷从浮动栅流向漏极(擦除)，这个过程要求电流极小，可用普通电源(5V)供给VG。67第67页，课件共111页，创作于2023年2月EEPROM存储元等效电路第1浮空栅级第2浮空栅级EEPROM的编程和擦除所需电流很小，可用普通电源供电。而且擦除可按字节进行，每个字节的擦除和编程时间大约为几毫秒。EEPROM具有很高的可靠性，擦写次数104～105以上，数据保持期大于10年。68第68页，课件共111页，创作于2023年2月闪速存储器(FlashMemory)闪速存储器是不用电池供电的、高速耐用的非易失性半导体存储器，但价格较贵。闪速存储器具有EEPROM的特点，又可在计算机内进行擦除和编程，它的读取时间与DRAM相似，而写时间与磁盘驱动器相当。闪速存储器可代替EEPROM，在某些应用场合还可取代SRAM，尤其是对于需要配备电池后援的SRAM系统，使用闪速存储器后可省去电池。闪速存储器现已大量用于便携式计算机、数码相机、MP3播放器等设备中。69第69页，课件共111页，创作于2023年2月闪速存储器存储元等效电路70第70页，课件共111页，创作于2023年2月闪速存储器与EEPROM类似，也是由双层浮空栅MOS管组成。但是第1层栅介质很薄，作为隧道氧化层。写入方法与EEPROM相同，在第2级浮空栅加正电压，使电子进入第1级浮空栅。擦除方法是在源级加正电压，利用第1级浮空栅与源级之间的隧道效应，把注入至浮空栅的负电荷吸引到源级。由于利用源级加正电压擦除，因此各单元的源级连在一起，这样，快擦存储器不能按字节擦除，而是全片或分块擦除。按照擦除和使用方式，闪速存储器目前主要有整体擦除、对称型块结构和带自举闪速存储器三类。71第71页，课件共111页，创作于2023年2月第四节存储器芯片扩展及其与CPU的连接72第72页，课件共111页，创作于2023年2月存储器芯片与CPU的连接CPU对存储器进行读写操作，首先要由地址总线给出存储器的存储单元的地址信号，再由CPU发出相应的读写信号，最后才能在数据总线上进行信息交流，因此，连接有三部分：地址线的连接；数据线的连接；控制线的连接。73第73页，课件共111页，创作于2023年2月在连接中考虑的问题：1)CPU总线的负载能力一般输出线的直流负载能力为带一个TTL负载，故在小型系统中，CPU可以直接与存储器相连，而在较大的系统中，一般需要连接缓冲器做中介。2)CPU的时序和存储器的存取速度的配合问题考虑CPU和存储器的读写速度，必要时需设计电路使CPU加上固定的延时周期TW。74第74页，课件共111页，创作于2023年2月3)存储器的地址分配和片选问题在一个大型的系统中，存储器往往要由多片存储器芯片组成，要通过片选信号来合理设置每一片存储器芯片地址。4)控制信号的连接不同的存储器芯片控制信号的定义各不相同，正确连接控制信号才能正确启动读写周期，使存储器正常工作。常用的控制信号有RD,WR,WAIT等。75第75页，课件共111页，创作于2023年2月存储器地址译码方法存储器的地址译码是任何存储设计的核心，其目的是保证CPU能对所有的存储单元实现正确寻址。由于目前每一片存储芯片的容量是有限的，所以一个存储器总是由若干个存储芯片构成。这就使得存储器的地址译码被分为片选控制译码和片内地址译码两部分。片选控制译码：对高位地址译码后产生存储芯片的片选信号；片内地址译码：对低位地址译码实现片内存储单元的寻址。76第76页，课件共111页，创作于2023年2月片选控制的译码方法线选法、全译码法、部分译码法和混合译码法等线选法：当存储容量不大，所使用的存储芯片数量不多，而CPU的寻址空间远远大于存储器容量时，可用高位地址线直接作为存储芯片的片选信号，每一根地址线选通一块芯片。假定某微机系统的存储容量为4KB，CPU寻址空间为64KB(即地址总线16位)，所用芯片容量为1KB(10位)，那么，可用线选法从高6位地址中任选4位作为4块存储芯片的片选信号。77第77页，课件共111页，创作于2023年2月78第78页，课件共111页，创作于2023年2月芯片A13A12A11A10A9A8A7A6A5A4A3A2A1A0地址(1)000100000000000400H0001111111111107FFH(2)001000000000000800H001011111111110BFFH(3)010000000000001000H0100111111111113FFH(4)100000000000002000H1000111111111123FFH存储器地址分配如下：79第79页，课件共111页，创作于2023年2月优点：连线简单，无需专门的译码电路缺点：1）当存在空闲地址线时，由于空闲地址线可取0或1，导致地址重迭；2）整个存储器地址分布不连续，使可寻址范围减小。80第80页，课件共111页，创作于2023年2月全译码法除了将低位地址总线直接与各芯片的地址线相连接外，其余高位地址总线全部经译码后作为个芯片的片选信号。例如：CPU地址总线为16位，存储芯片容量为8KB。采用全译码方式寻址64KB容量存储器。81第81页，课件共111页，创作于2023年2月82第82页，课件共111页，创作于2023年2月芯片A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0地址(1)00000000000000000000H00011111111111111FFFH(2)00100000000000002000H00111111111111113FFFH(3)01000000000000004000H01011111111111115FFFH(4)01100000000000006000H01111111111111117FFFH地址连续唯一确定，无地址间断和地址重叠。83第83页，课件共111页，创作于2023年2月芯片A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0地址(5)10000000000000008000H10011111111111119FFFH(6)1010000000000000A000H1011111111111111BFFFH(7)1100000000000000C000H1101111111111111DFFFH(8)1110000000000000E000H1111111111111111FFFFH84第84页，课件共111页，创作于2023年2月部分译码法将高位地址线中的一部分进行译码，产生片选信号。该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。85第85页，课件共111页，创作于2023年2月混合译码法线选法与部分译码法相结合。将用于片选控制的高位地址分成两组，其中一组的地址(通常为较低位)采用部分译码法，经译码后每一个输出作为一块芯片的片选信号；另一组地址(通常为较高位)则采用线选法，每一位地址作为一块芯片的片选信号。例如：CPU的地址总线为16位，存储器由10片2KB的芯片构成。86第86页，课件共111页，创作于2023年2月存在地址重叠与不连续的问题。87第87页，课件共111页，创作于2023年2月确定RAM和EPROM的容量，并确定地址范围。88第88页，课件共111页，创作于2023年2月11111101000000000000～11111101111111111111FD000H~FDFFFH4KB11111001x00000000000～11111001x11111111111F9000H~F97FFH2KBF9800H~F9FFFH2KB地址重叠EPROM:RAM:89第89页，课件共111页，创作于2023年2月存储器芯片的扩展1)存储器芯片的位扩充如果CPU的数据线为8位，而存储器的一个存储单元中只有4bit数据，这时，就要用两片这样的存储芯片通过位扩充的方式满足CPU系统的要求。例：用1K×4的2114芯片构成1K×8的存储器系统分析：1K×4有10根地址线，4根数据线，而要求的存储器系统1K×8需要有10根地址线，8根数据线，所以，用2片2114组成，其地址线一一对应接在一起，数据线则分高4位低4位分别接在系统的数据线上，2片2114地址一样。90第90页，课件共111页，创作于2023年2月第1步：将存储器芯片的10根地址线连接在一起，并与CPU的低位地址一一相连。91第91页，课件共111页，创作于2023年2月第2步：将1号芯片的4位数据线与CPU的低4位连接，将2号芯片的4位数据线与CPU的高4位连接，形成8位数据线。92第92页，课件共111页，创作于2023年2月第3步：将1号芯片和2号芯片的读写控制线相连，并与CPU的WR(写有效)相连。93第93页，课件共111页，创作于2023年2月第4步：用CPU的高端地址译码产生片选信号，同时，用CPU的M/IO信号控制译码器输出，只有当执行读写存储器的指令时片选才有效。94第94页，课件共111页，创作于2023年2月存储器地址分配片1与片2的地址是一样的，对CPU来说，当A10,A11均为0时，Y0有效，即片选有效，选中这两片存储器。地址码地址范围A15……A12A11A10A9A8……A0×……×0000……00000H×……×0000……10001H……………………………………………………×……×0011……103FFH95第95页，课件共111页，创作于2023年2月2)存储器芯片的字扩充存储器芯片内每个存储单元的位数满足存储器数据线的要求，但每个芯片的容量不够，这时，也需要多片芯片连接，合成一个大的存储系统。例：用2K×8的2716组成8K×8的存储器系统。分析：2K×8有11根地址线，8根数据线，而要求的存储器系统8K×8需要有13根地址线，8根数据线，所以，用4片2716组成，其低位地址线、数据线一一对应接在一起，而CPU的高2位地址作为译码器的输入信号，译码器输出4位线分别连接4个芯片的片选端，使4个芯片的地址范围不重复。96第96页，课件共111页，创作于2023年2月第1步：将存储器芯片的11根地址线连接在一起，并与CPU的低11位地址一一相连；将存储器的8位数据线一一相连，并与CPU的数据总线连接在一起。97第97页，课件共111页，创作于2023年2月第2步：将存储器芯片的读允许OE线连接在一起，并与CPU的读控制线RD相连；98第98页，课件共111页，创作于2023年2月第3步：将CPU的2根高位地址线经过译码产生4种输出分别控制4片2716的片选端，使其分占不同的存储空间；同时用CPU的M/IO信号控制译码器输出，只有当进行存储器操作时，选中的地址空间才有效。99第99页