第5章时序逻辑电路

第5章时序逻辑电路5.1时序逻辑电路的特点和表示方法5.2时序电路的分析方法5.6时序电路的设计方法5.3寄存器5.4计数器逻辑电路：组合逻辑电路时序逻辑电路区别：逻辑功能：组合：任一时刻的输出仅与当时的输入有关；时序：不仅与当时输入有关，还与电路原来状态有关。结构：组合：无存储电路，无记忆功能；时序：有存储电路，保存电路原来状态，有记忆功能。5.1时序逻辑电路的特点时序逻辑电路的框图表示tn和tn+1：两个相邻的离散时间。现在的输入信号现在的输出信号存储电路现在的输入信号存储电路现在的输出信号F(tn

)=W[X(tn

),Q(tn

)]

(5-1)输出方程Z(tn)=H[X(tn),Q(tn)](5-3)驱动方程

Q(tn+1

)=G[Z(tn),Q(tn)](5-2)状态方程时序电路分类

按触发方式分两类同步时序电路：所有触发器共用一个时钟信号，即所有触发器的状态转换发生在同一时刻。异步时序电路：至少有一个触发器的时钟信号与其他触发器不同，各触发器的状态变化不同步。时序电路分类

按输出方式分两类米里型：Z=g(X，Q)输出不仅取决于存储电路状态，还与外部输入有关。莫尔型：Z=g(Q)输出仅取决于存储电路状态，与外部输入无关。莫尔型电路是米利型电路的一个特例。时序电路的逻辑功能表示法逻辑表达式F(tn

)=W[X(tn

),Q(tn

)]

(5-1)输出方程Z(tn)=H[X(tn),Q(tn)](5-3)驱动方程

Q(tn+1

)=G[Z(tn),Q(tn)](5-2)状态方程时序电路的逻辑功能表示法状态转换表、状态图、时序图(工作波形图)以上四种表示方法从不同侧面突出了时序电路的逻辑功能，它们本质上是相通的，可相互转换。在实际中根据需要选用。例5-1、分析图5-2所示时序电路的逻辑功能。⑴根据图5-2所示逻辑图写出：输出方程时钟方程：CP1=CP2=CP3=CP驱动方程：J1=1K1=15.2时序电路的分析方法例5-1J1=1K1=1⑵将驱动方程代入JK触发器的特性方程中求得状态方程：输出方程例5-1⑶求状态转换表和状态转换图，画波形图。设电路的初始状态将这一结果作为新的初始状态，再代入状态方程和输出方程…。将结果添入表中得到状态转换表。0000000000001111000110111000001001010011100101000000001010011100101123456FCP顺序表5-2例5-1的状态转换表例5-1由状态转换表很容易画出状态转换图例5-1Q1Q2Q3F图5-7例5-1的波形图CP12345671000110功能：同步六进制加计数器。有效状态无效状态有效循环能够自启动000001010011100101Q3Q2Q1110111给定电路写时钟方程输出方程驱动方程状态方程特性方程计算CP触发沿状态表时序图状态图概括逻辑功能，检查自启动总结：分析步骤5.2时序电路的分析方法已知逻辑图，分析逻辑功能。例5-2试分析图5-5所示时序电路的逻辑功能。解：⑴根据图5-5写出：驱动方程时钟方程

CP1=CP2=CP

输出方程

例5-2⑶根据以上方程计算得状态表。输出方程

中求得状态方程：⑵将驱动方程代入JK触发器的特性方程例5-2

表5-3例5-2的状态表X

000000010000000001101111000001010011100101110111F⑷确定逻辑功能：X=0，回到00状态，且F=0；只有连续输入四个或四个以上个1时，才使F=1否则F=0。故该电路称作1111序列检测器。例5-3试分析图5-7所示时序电路的逻辑功能。时钟方程：

CP1=CP3=CP↓CP2=Q1↓输出方程：

K1=1J2=K2=1

K3=1驱动方程：CP下降沿方程有效

Q1下降沿方程有效CP下降沿方程有效驱动方程代入特性方程得状态方程：例5-3

K1=1J2=K2=1K3=1输出方程：

表5-4例5-3状态转换表↓↓↓↓↓↓↓↓111010010000101110111↓↓↓↓↓↓↓↓↓↓↓↓0000100101001110000000000101001110012345CP3CP2

CP1FCP顺序CP↓

Q1↓CP↓例5-3CPQ1Q2Q3图5-9例5-3的波形图状态转换图例5-3功能：异步五进制加计数器。波形图时序逻辑电路的设计是分析的逆过程。已知设计要求，求满足要求的逻辑电路。5.3时序逻辑电路的设计方法设计步骤⑴画原始状态转换图或状态转换表根据功能要求确定输入变量、输出变量以及状态的个数，列原始状态表或画原始状态图。实现时序控制功能所需记忆的“事件”个数决定了时序逻辑电路的有效“状态”个数。有时难以明确地直接归纳出所需记忆的“事件”个数，所以一般先根据直觉估算“状态”数，列出原始状态表或状态图，然后化简。⑵状态化简分析原始状态表或状态图可能会发现：不同状态在相同输入时产生相同输出，并转换到相同的新状态，则这些不同的“状态”可能记忆的是同一个“事件”，即状态“等价”。等价状态合并成一个状态。列出最简状态表或状态图。设计步骤设计步骤⑶确定触发器的数目、类型，并进行状态分配（编码）：根据2n≥M>2n-1，确定触发器的数目n编码方案不同，最终设计的电路结构也不同编码方案选择得当，电路会简单⑷求输出方程、状态方程、驱动方程。根据状态表画各触发器的次态卡诺图和输出卡诺图，写出状态方程和输出方程；状态方程与触发器的特性方程比较，得到各触发器的驱动方程。设计步骤⑸按照驱动方程和输出方程画出逻辑图。⑹检查所设计的电路能否自启动如果不具备自启动能力，重新考虑卡诺图中无关项取值或重新分配状态。设计步骤例5-4：试设计一个五进制加法计数器。解：由于计数器能够在时钟脉冲作用下，自动地依次从一个状态转换到下一个状态，所以计数器无信号输入，只有进位输出信号。令进位输出C=1表示有进位输出

C=0表示无进位输出具体步骤⑴画状态转换图或状态转换表。五进制加法计数器应有五个有效状态。具体步骤⑵状态分配：五个状态，应用三个触发器。八种组合中取五种组合得二进制编码的状态转换图。

Q2Q1Q0

具体步骤⑶求状态方程、驱动方程、输出方程根据图5-51，画出次态卡诺图和进位输出的卡诺图(图5-52)，并将其分解成小卡诺图(图5-53)。具体步骤具体步骤⑷状态方程的形式，应与选用的触发器的特性方程的形式相似。以便于状态方程和特性方程对比，求出驱动方程。

具体步骤⑸根据驱动方程和输出方程画出逻辑图具体步骤⑹检查能否自启动，结果为能自启动若选用D触发器，状态方程为

进而求得驱动方程：

根据驱动方程和输出方程画出的D触发器构成的计数器如图所示。

检查结果能自启动。状态转换图如图所示。5.4寄存器在数字系统和计算机中，经常要把一些数据信息暂时存放起来，等待处理。寄存器：暂时寄存数码的逻辑器件。寄存器内部的记忆单元：触发器。一个触发器可以存储一位二进制数，N个触发器就可以存储N位二进制数。数码寄存器、锁存器及移位寄存器。作用电子数字计算机：存放参与运算的数据、结果、指令、地址等。各类数字系统：存放数据、特定意义的代码功能接收数码存放数码

输出数码

组成触发器

门电路

时序逻辑电路分类数码寄存器：存放一组二进制代码。移位寄存器：二进制代码左移或右移。寄存器的作用、功能、分类及组成数码寄存器具有双拍和单拍两种工作方式。双拍：接收数码时，先清零，再接收数码。单拍：只需一个接收脉冲就可完成接收数码。集成数码寄存器几乎都采用单拍工作方式。数码寄存器要求所存的代码与输入代码相同，故由D触发器构成。

⒈数码寄存器在时钟脉冲CP上升沿到来时，实现数据的并行输入-并行输出。

⒈数码寄存器⒉锁存器特点：锁存信号没到来时，锁存器的输出状态随输入信号变化而变化（相当于输出直接接到输入端，即“透明”），当锁存信号到达时，锁存器输出状态保持锁存信号跳变时的状态。D=0，得Q=0；CP由1变0前，由于CP=0，将D和信号封锁住，基本RS触发器的输出状态不变，实现了锁存功能。实际上就是电平触发的D触发器。CP=1，Q向D看齐，否则保持。当CP=1时，两个与或非门构成基本RS触发器：D=l，得Q=1⒉锁存器当CP由1变0时，即锁存信号到达时，Q的状态被锁存。如图为八位D锁存器74LS373的逻辑图。三态输出。E=1时，输出为高阻。在CP=l，E=0时，Q=D。⒉锁存器只有输出使能信号E=0时，才有信号输出；⒉锁存器图5-12八位D锁存器引脚图引子：计算机系统中，除了希望寄存器具有数据存储功能外，还需要实现“移位”功能。例如：将计算机内的并行数据从USB口一位位顺序输出（串行输出），或者外部数据一位位输入（串行输入）。⒊移位寄存器⒊移位寄存器移位寄存器不仅可以存储代码，还可将代码移位。⑴四位右移移位寄存器的原理：用途：数据传输方式的转换1个串行输入端D0；Q3-Q0并行输出端；Q3-Q0任一个可作串行输出端。⑵四位双向移位寄存器74194的逻辑图

清零保持右移左移送数××0001101101111工作状态S1

S0表5-474194的工作状态表特点：①兼有串行和并行输入方式，左移时，串行数据从DSL输入；右移时，串行数据从DSH输入；置数时，并行数据从D3～D0输入。②兼有串行和并行输出方式，左移时，串行数据可从Q3输出；右移时，串行数据可从Q0输出；而Q3～Q0同时输出即可看作并行输出端。⑵四位双向移位寄存器74194的逻辑图

74194的外引脚排列图例5-5试分析图5-17所示电路的逻辑功能。解：两片74194组成八位右移移位寄存器。并行输入数据为0N1N2N3N4N5N6N7，右移串行输入数据为SR=1。0N1N2N3N4N5N6N710S1S0=01→右移N7N6N5N4N3N2N10001S1S0=11→送数10N1N2N3N4N5N6110N1N2N3N4N511

10

N1N2N3N41111

0N1N2N31111

10N1N21111

110N1111111101启动命令ST=0使S1S0=11→送数。交互5.5计数器计数：记忆输入脉冲个数。计数器：具有计数功能的电路。用途：计数器是现代数字系统中不可缺少的组成部分。主要用于计数、定时、分频和进行数字计算等。如各种数字仪表（万用表、测温表），各种数字表、钟等。⒈计数器的分类钟控方式：同步计数器：所有触发器的时钟由同一个计数脉冲控制；异步计数器：至少有一个触发器的时钟与其他不同。⒈计数器的分类计数容量（模：计数状态的个数)N进制：N≥2叫做计数器的容量或模。电路有N个状态，就叫N进制计数器。二进制：N=2。

n位二进制计数器，共有2n

个状态。十进制：N=10。1位十进制计数器应有10个状态；2位十进制计数器应有100个状态；

n位十进制计数器应有10n个状态。⒈计数器的分类数值增减：加法计数器：随计数脉冲的输入递增计数。减法计数器：随计数脉冲的输入递减计数。可逆计数器：随计数脉冲的输入可增可减地计数。目前，集成计数器的种类很多，无需用户用触发器组成计数器，因此本节主要介绍集成计数器。

⒉集成计数器⑴二进制计数器⑵8421编码十进制计数器(CC40160)⑶二—五—十进制异步加法计数器⑷可逆(加/减)计数器⑸用中规模集成计数器构成任意进制计数器⑹移位寄存器型计数器⑺扭环型计数器⑴二进制计数器四位同步二进制加法计数器74161电路清零端预置数端(送数)74161的功能表⑴二进制计数器表5-574161功能表LLLLD0D1D2D3计数保持保持Q0Q1Q2Q3输出L××××××××HL××↑D0D1D2D3HHHH↑××××HHL××××××HH×L×××××CrLDPTCPD0D1D2D3输入74161的功能①异步清0：当，输出立即清0；优先级最高（第一行）②同步预置：即无效前提下，，在CP上升沿时刻，Q3Q2Q1Q0=D3D2D1D0；优先级仅次于（第二行）③计数：前提下，使能端有效P=T=1时，正常计数，Q3Q2Q1Q0循环输出0000-0001…1111-0000，4位二进制即16进制计数器；QCC进位输出信号，QCC=Q3Q2Q1Q0T，Q3Q2Q1Q0T均为1时，产生进位脉冲。74161的功能Q3Q2Q1Q0和QCC的对应波形图。④保持：前提下，T和P只要有1个为0，就禁止计数，输出状态保持不变。74161的逻辑符号和外引脚图⑴二进制计数器74161的逻辑符号⑴二进制计数器74161的波形图⑵8421编码十进制计数器8421编码十进制计数器74160是TTL型十进制加法计数器。CC40160是MOS型十进制加法计数器。逻辑功能及引脚排列图完全一致。除进制不同，其他功能与161相同。CC40160功能表如表5-6所示。表5-6CC40160功能表⑵8421编码十进制计数器LLLLD0D1D2D3计数保持保持Q0Q1Q2Q3输出L××××××××HL××↑D0D1D2D3HHHH↑××××HHL××××××HH×L×××××CrLDEPETCPD0D1D2D3输入CC40160的波形图如图5-30所示。⑵8421编码十进制计数器CC40160的外引脚排列图如图5-31所示。⑵8421编码十进制计数器⑶二—五—十进制异步加法计数器二—五—十进制异步加法计数器74290（T1290）的逻辑图如图所示。

二进制计数五进制计数器复位置位74290：实现8421码模10计数74290：实现5421码模10计数1100101110101001100001000011001000010000Q0Q3Q2Q15421表5-7是74290的功能表。⑶二—五—十进制异步加法计数器↓↓↓↓××××CPCP00CPCPQ0Q3

CP××××××××CP0

CP1有01111×00×S9（1）S9（2）二进制计数五进制计数8421码十进制计数5421码十进制计数1001100100000000Q3Q2Q1Q0输出有0×00×1111R0（1）R0（2）输入表5-774290功能表74290的功能①异步置9：S9（1）和S9（2）全为1时，异步置9，输出为1001；优先级最高。②异步清0：S9（1）S9（2）=0，即至少有1个无效前提下R01和R02全1，异步清0，输出0000；优先级次高。③二进制计数器：CP0和Q0是一组二进制计数器，分别为输入和输出。R01R02=S9（1）S9（2）=0前提下，CP0有脉冲信号送入，Q0输出CP0的二分频信号。④五进制计数器：CP1和Q1Q2Q3是一组五进制计数器⑶二—五—十进制异步加法计数器如图是74290的外引脚排列图。应用：74290实现任意进制计数实现模7加法计数器⑶二—五—十进制异步加法计数器⑷中规模集成计数器构成任意进制计数器引子：出于成本考虑，集成计数器的定型产品追求大批量。所以，仅生产出售应用较广的十进制，十六进制，4位二进制7位二进制，12位二进制，14位二进制等。在需要其他任意进制计数器时，只能在现有集成计数器的基础上改装。利用中规模集成计数器构成任意进制计数器的方法归纳起来有乘数法、复位法和置数法。①乘数法将两个计数器串接起来，即计数脉冲接到N进制计数器的时钟输入端，N进制计数器的输出接到M进制计数器的时钟输入端，则两个计数器一起构成了N×M进制计数器。74290就是典型例子，二进制和五进制计数器构成2×5=10进制计数器。

例1：试用74161采用复位法构成十二进制计数器。解：对于十二进制计数器，当输入十二个计数脉冲后，Q3Q2Q1Q0=0000，使计数器回到全0状态。而对于四位二进制加法计数器，输入十二个计数脉冲后，Q3Q2Q1Q0=1100，所以要用74161构成十二进制计数器，当计到Q3Q2Q1Q0=1100，应使计数器Q3Q2Q1Q0=0000。

反馈清零法0010000100110111010001011011101010011000000001101100多余态无CPCP十二进制计数器状态转换图使，当计到Q3Q2Q1Q0=1100，计数器Q3Q2Q1Q0=0000。实现十二进制计数。反馈清零法Q3Q2Q1Q0=1100Q3Q2Q1Q0=0000反馈清零法：随着计数器被置0，复位信号随之消失，所以复位信号持续时间很短，电路的可靠性不高。反馈置零法：计数器计数到Q3Q2Q1Q0=1011时，应具备送数条件即，令，当计数器计到Q3Q2Q1Q0=1011时，=0。第十二个计数脉冲到达时，将D3D2D1D0=0000置入计数器，从而使计数器复位。反馈置零法Q3Q2Q1Q0=1011Q3Q2Q1Q0=