多家公司硬件笔试题及答案

1、同步电路和异步电路的区别是什么？（仕兰微电子）解答：同步电路是说电路里的时钟相互之间是同步的，同步的含义不只局限于同一个CLOCK，而是容许有多个CLOCK，这些CLOCK的周期有倍数关系并且相互之间的相位关系是固定的就可以，比如，10ns,5ns,2.5ns三个CLOCK的电路是同步电路。我们现在的综合，STA都是针对同步电路的。

异步电路是指CLOCK之间没有倍数关系或者相互之间的相位关系不是固定的，比如5ns,3ns两个CLOCK是异步的。异步电路无法作真正意义上的综合及STA，如果在同步电路里夹杂有异步电路，就set_flase_path。所以异步电路只有靠仿真来检查电路正确与否。异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。

同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。

下面介绍一下建立保持时间的问题。建立时间(ｔｓｕ)是指在触发器的时钟上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(ｔｈ)是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。

在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。2、什么是同步逻辑和异步逻辑？（汉王笔试）解答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。答案应该与上面问题一致〔补充〕：同步时序逻辑电路的特点各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）解答：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。4、什么是Setup和Holdup时间？（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。（未知）7、解释setup和holdtimeviolation，画图说明，并说明解决办法。（威盛VIA2003.11.06上海笔试试题）解答：Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。建立时间(SetupTime)和保持时间（Holdtime）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）解答：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）解答：常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。11、如何解决亚稳态。（飞利浦－大唐笔试）解答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。12、IC设计中同步复位与异步复位的区别。（南山之桥）解答：1）同步复位和异步复位在FPGA的实现与所选的器件有关。有些器件里的触发器本身就具有同步/异步复位端，在这样的器件中，异步复位和同步复位在走线上是没有区别的。区别只在于是否与时钟有关。在这样的器件中，只要不是在复位一结束信号（例如多位的计数器）的值就发生跳变，应该是没有影响的。（2）如果器件只能完成异步复位，那同步复位实际上是由逻辑完成的。在这种情况下，有可能增加你的逻辑资源。（3）如果想采用异步复位，又想避免复位结束时，有些触发器处于复位状态，有些触发器处于工作状态的情况（由于skew造成），可以在复位输入的起始路径上加入一级D触发器。并限制同步后复位信号的max_delay。总之，需要根据你的应用情况选用不同的复位形式。13、MOORE与MEELEY状态机的特征。（南山之桥）解答：Moore型状态机的转向只取决于当前的状态，Meeley型不同。Moore型状态机的输出信号是直接由状态寄存器译码得到，而Mealy型状态机则是以现时的输入信号结合即将变成次态的现态，编码成输出信号Moore状态机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。Moore有限状态机在时钟CLOCK脉冲的有效边沿后的有限个门延后，输出达到稳定值。即使在一个时钟周期内输入信号发生变化,输出也会在一个完整的时钟周期内保持稳定值而不变。输入对输出的影响要到下一个时钟周期才能反映出来。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。14、多时域设计中,如何处理信号跨时域。（南山之桥）解答：多时钟域的设计中，对于信号跨时域的处理这里可以采用乒乓操作的方法来进行。乒乓操作的处理流程为：输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口RAM(DPRAM)、单口RAM(SPRAM)、FIFO等。在第一个缓冲周期，将输入的数据流缓存到“数据缓冲模块1”；在第2个缓冲周期，通过“输入数据选择单元”的切换，将输入的数据流缓存到“数据缓冲模块2”，同时将“数据缓冲模块1”缓存的第1个周期数据通过“输入数据选择单元”的选择，送到“数据流运算处理模块”进行运算处理；在第3个缓冲周期通过“输入数据选择单元”的再次切换，将输入的数据流缓存到“数据缓冲模块1”，同时将“数据缓冲模块2”缓存的第2个周期的数据通过“输入数据选择单元”切换，送到“数据流运算处理模块”进行运算处理。如此循环。乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换，将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。把乒乓操作模块当做一个整体，站在这个模块的两端看数据，输入数据流和输出数据流都是连续不断的，没有任何停顿，因此非常适合对数据流进行流水线式处理。所以乒乓操作常常应用于流水线式算法，完成数据的无缝缓冲与处理。乒乓操作的第二个优点是可以节约缓冲区空间。还有一种方法，FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端时AD数据采集，另一端时计算机的PCI总线，假设其AD采集的速率为16位100KSPS，那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的。15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）解答：Delay<period-setup–hold16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）解答：T3max＝T2max－T1min；T3min＝T2min—T1max。保持时间应该介于这两者之间。17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA2003.11.06上海笔试试题）

18、说说静态、动态时序模拟的优缺点。（威盛VIA2003.11.06上海笔试试题）19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA2003.11.06上海笔试试题）20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）22、卡诺图写出逻辑表达式。（威盛VIA2003.11.06上海笔试试题）23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?（威盛笔试题circuitdesign-beijing-03.11.09）25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）27、用mos管搭出一个二输入与非门。（扬智电子笔试）28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。（威盛笔试题circuitdesign-beijing-03.11.09）29、画出NOT,NAND,NOR的符号，真值表，还有transistorlevel的电路。（Infineon笔试）解答：略。30、画出CMOS的图，画出tow-to-onemuxgate。（威盛VIA2003.11.06上海笔试试题）31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）32、画出Y=A*B+C的cmos电路图。（科广试题）33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）35、利用4选1实现F(x,y,z)=xz+yz’。（未知）36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。解答：好好复习状态图的化简。37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试）38、为了实现逻辑（AXORB）OR（CANDD），请选用以下逻辑中的一种，并说明为什么？1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：NAND，不知道如何解答。39、用与非门等设计全加法器。（华为）解答：略。40、给出两个门电路让你分析异同。（华为）解答：略。41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）解答：略。42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）解答：我对此题的解答是认为做一个全加器，让后把低两位与然后或一个高位。ModuleCheck(A,B,C,D,E,F)Input A,B,C,D,E;Output F;Reg A,B,C,D,E;Reg F;Reg[2:0]Z;Assign Z=A+B+C+D+E;Always()BeginIf(Z>2) F<=1;ElseF<=0;EndEndmodule;43、用波形表示D触发器的功能。（扬智电子笔试）解答：略。44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）解答：45、用逻辑们画出D触发器。（威盛VIA2003.11.06上海笔试试题）解答：略。46、画出DFF的结构图,用verilog实现之。（威盛）解答：知道DFF是D触发器就好做多了。略。47、画出一种CMOS的D锁存器的电路图和版图。（未知）48、D触发器和D锁存器的区别。（新太硬件面试）解答： ＦＦ是边缘触发的也是就取上升沿来的时候的Ｄ值latch是ＣＰ为高电平的时候就是透明的49、简述latch和filp-flop的异同。（未知）解答：如4850、LATCH和DFF的概念和区别。（未知）解答：如48。51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥）解答：应为latch为电平触发，容易产生毛刺干扰。52、用D触发器做个二分频的电路.又问什么是状态图。（华为）53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）解答：二分频电路即是D触发器的反相输出接入输入即可。55、Howmanyflip-flopcircuitsareneededtodivideby16?(Intel)16分频？解答：4个56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage.（未知）解答：略。57、用D触发器做个4进制的计数。（华为）解答：略。58、实现N位JohnsonCounter,N=5。（南山之桥）解答：下面的Verilog代码描述了一个异步复位的JohnsonCounter.modulejohnson(clk,clr,out);inputclk,clr;output[4:0]out;reg[4:0]out;always@(posedgeclkorposedgeclr)beginif(clr)out<=5'h0;elsebeginout<=out<<1;out[0]<=~out[4];endendendmodule59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）解答：60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）解答：略。61、BLOCKINGNONBLOCKING赋值的区别。（南山之桥）解答：首先这两个词的意思是阻塞和非阻塞。这两种赋值的形式直接影响着你在设计中是否出现了锁存的现象or出现了触发器。阻塞赋值（＝），它在使用后立即赋值，使用在组合逻辑电路中。非阻塞赋值（<=），它的赋值在下次的时钟脉冲到来时赋值，使用在时序逻辑电路中。在Verilog中推荐使用非阻塞赋值。62、写异步D触发器的verilogmodule。（扬智电子笔试）解答：moduledff8(clk,reset,d,q);inputclk;inputreset;input[7:0]d;output[7:0]q;reg[7:0]q;always@(posedgeclkorposedgereset)if(reset)q<=0;elseq<=d;endmodule63、用D触发器实现2倍分频的Verilog描述？（汉王笔试）解答：moduledivide2(clk,clk_o,reset);inputclk,reset;outputclk_o;wirein;regout;always@(posedgeclkorposedgereset)if(reset)out<=0;elseout<=in;assignin=~out;assignclk_o=out;endmodule64、可编程逻辑器件在现代电子设计中越来越重要，请问：a)你所知道的可编程逻辑器件有哪些？b)试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）解答：PAL，PLD，CPLD，FPGA。moduledff8(clk,reset,d,q);inputclk;inputreset;inputd;outputq;regq;always@(posedgeclkorposedgereset)if(reset)q<=0;elseq<=d;endmodule65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）解答：四位全加器的描述： ModuleAdd4(a,b,c,d,q,cp,clk,clr); Input a,b,c,d,clk,clr; Output q,cp; Reg a,b,c,d; Wire [3:0]q;wire cp;Reg [4:0]Qout; Always@(posedgeclkornegedgeclr) Begin If(clr) Qout<=0; elseQout<=a+b+c+d; End Q=Qout[3:0]; Cp=qout[4]; Endmodule5分频电路的设计： Module 5Div(ClkIn,ClkOut,clr) Input ClkIn,clr; Output ClkOut; Reg ClkIn,clr,ClkOut; Reg [2:0]Count; Always@(posedgeClkInornegedgeclr) Begin If(clr) ClkOut<=0; Else Begin If(Count==3’h5) beginClkOut<=0; Count<=0; End Else Begin ClkOut<=1; Count<=Count+1; End End End Endmodule66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）解答：略。67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）解答：68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA2003.11.06上海笔试试题）解答：略。无图。69、描述一个交通信号灯的设计。（仕兰微电子）解答：(1)在交通灯控制电路JTDKZ的设计中，利用状态机非常简洁地实现了对主、支干道指示灯的控制和有关单元电路的使能控制。(2)在定时单元CNT45S和CNT25S的设计中，根据设计要求需进行减计数，但本设计中却使用的是加法计数，只是在将计数结果转换成两位BCD码时，将计数的最小值对应转换成显示定时的最大值，计数值加1时，转换的显示值减1，依此类推。70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。（未知）72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计工程中可使用的工具及设计大致过程。（未知）73、画出可以检测10010串的状态图,并verilog实现之。（威盛）74、用FSM实现101101的序列检测模块。（南山之桥）a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。例如a：0001100110110100100110b：0000000000100100000000请画出statemachine；请用RTL描述其statemachine。（未知）解答：只处理73； 代码的书写是采用Case语句来完成的。例如： Module Check(clk,clr,S,Q) Input clk,S,clr; Output Q; Reg clk,S,clr; Reg Q; Reg [2:0]State; ParameterA=3’h1;B=3’h2;C=3’h3;D=3’h4;E=3’h5; always@(posedgeclkornegedgeclr) begin if(clr) Q<=0; Else Begin Switch(State): A: if(S) begin State<=B; Q<=0; end Else begin State<=A; Q<=0; end B: if(S) begin State<=B; Q<=0; end Else begin State<=C; Q<=0; End C: if(S) begin State<=B; Q<=0; end Else begin State<=D; Q<=0; end D: if(S) beginState<=E;Q<=0; end Else begin State<=A; Q<=0; end E: if(S) begin State<=B; Q<=0; end Else begin State<=A; Q<=1; End Default:state<=A; Endcase; Endmodule75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐笔试）解答：如上解。解答略。76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微电子）解答：我对于此产品的设计应该主要考虑产品的功用，是否实现产品的功能成为产品设计的核心问题。首先在看到用户的要求是实现一个对数，并且y为二进制小数输出，看到了这里要明确在硬件设计中出现小数的处理是要用移位运算来将小数转换计算的。也就是说这里的小数点的处理也是固定，只要改变整数部分和小数部分即可。对于输入的要求为4位二进制，则可以表示的范围为0～F，因为这里的输入的数据不是很多，所以我可以采用状态机的方式来实现。利用工具将这里的16位数据计算出来然后取此处计算出来的从高位数到小数点后2位即可，作为输出显示。 设计完了产品要作进一步的调试工作，以确保产品的正常运行。 在产品的开始也要注意产品的包装的设计，只有外包装和产品的核心都按要求完成了，这项产品才算合格。78、sram，falshmemory，及dram的区别？（新太硬件面试）解答：SRAM是英文StaticRAM的缩写，它是一种具有静志存取功能的内存，不需要刷新电路即能保存它内部存储的数据。不像DRAM内存那样需要刷新电路，每隔一段时间，固定要对DRAM刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较，相同容量的DRAM内存可以设计为较小的体积，但是SRAM却需要很大的体积，所以在主板上SRAM存储器要占用一部分面积，在主板上哪些是SRAM呢？一种是置于CPU与主存间的高速缓存，它有两种规格：一种是固定在主板上的高速缓存（Cache

Memory）；另一种是插在卡槽上的COAST（CacheOnAStick）扩充用的高速缓存，另外在CMOS芯片1468l8的电路里，它的内部也有较小容量的128字节SRAM，存储我们所设置的配置数据。还有为了加速CPU内部数据的传送，自80486CPU起，在CPU的内部也设计有高速缓存，故在PentiumCPU就有所谓的L1Cache（一级高速缓存）和L2Cache（二级高速缓存）的名词，一般L1Cache是内建在CPU的内部，L2Cache是设计在CPU的外部，但是PentiumPro把L1和L2Cache同时设计在CPU的内部，故PentiumPro的体积较大。最新的PentiumII又把L2Cache移至CPU内核之外的黑盒子里。SRAM显然速度快，不需要刷新的*作，但是也有另外的缺点，就是价格高，体积大，所以在主板上还不能作为用量较大的主存。现将它的特点归纳如下：◎优点，节能、速度快，不必配合内存刷新电路，可提高整体的工作效率。◎缺点，集成度低，相同的容量体积较大，而且价格较高，少量用于关键性系统以提高效率。◎SRAM使用的系统：○CPU与主存之间的高速缓存。○CPU内部的L1／L2或外部的L2高速缓存。○CPU外部扩充用的COAST高速缓存。○CMOS146818芯片（RT＆CMOSSRAM）。

SDRAM，即SynchronousDRAM（同步动态随机存储器），曾经是PC电脑上最为广泛应用的一种内存类型，即便在今天SDRAM仍旧还在市场占有一席之地。既然是“同步动态随机存储器”，那就代表着它的工作速度是与系统总线速度同步的。SDRAM内存又分为PC66、PC100、PC133等不同规格，而规格后面的数字就代表着该内存最大所能正常工作系统总线速度，比如PC100，那就说明此内存可以在系统总线为100MHz的电脑中同步工作。与系统总线速度同步，也就是与系统时钟同步，这样就避免了不必要的等待周期，减少数据存储时间。同步还使存储控制器知道在哪一个时钟脉冲期由数据请求使用，因此数据可在脉冲上升期便开始传输。SDRAM采用3.3伏工作电压，168Pin的DIMM接口，带宽为64位。SDRAM不仅应用在内存上，在显存上也较为常见。闪存是一种长期动力的非易失性的存储器，它能在被称为block的存储单位中进行删除和改编。闪存是电可擦除只读存储器（EEPROM）的变种，EEPROM与闪存不同的是，它能在字节水平上进行删除和重写，这样EEPROM就比闪存的更新速度慢。闪存通常被用来保存控制代码，比如在个人电脑中的基本输入输出系统（BISO）。当BIOS需要被改变（重写）时，闪存可以写到block（而不是字节）大小，使它更容易被更新。另一方面，闪存不像任意存取存储器（RAM）一样有用，因为任意存取存储器必须是在字节（而不是block）水平可设定地址的。DRAM（DynamicRandom-AccessMemory），即动态随机存储器最为常见的系统内存。DRAM只能将数据保持很短的时间。为了保持数据，DRAM必须隔一段时间刷新（refresh）一次。如果存储单元没有被刷新，数据就会丢失。79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9－14b)，问你有什么办法提高refreshtime。（Infineon笔试）解答：降低温度，增大电容存储容量80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointoutwhichnodescanstoredataandwhichnodeiswordlinecontrol?（威盛笔试题circuitdesign-beijing-03.11.09）81、名词:sram,ssram,sdram名词IRQ,BIOS,USB,VHDL,SDRIRQ:InterruptReQuestBIOS:BasicInputOutputSystemUSB:UniversalSerialBusVHDL:VHICHardwareDescriptionLanguageSDR:SingleDataRatesram:

static

random

accessed

memory,静态随机访问存储器

ssram:

synchronous

sram,同步sram

sdram:

synchronous

dynamic

random

accessed

memory,

同步动态随机访问存储器

压控振荡器的英文缩写(VCO)。动态随机存储器的英文缩写(DRAM)。名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSIVCO(压控振荡器)RAM(动态随机存储器)，FIRIIRDFT(离散傅立叶变换)或者是中文的，比如：a.量化误差b.直方图c.白平衡PLD是可编程逻辑器件（ProgramableLogicDevice）的简称，FPGA是现场可编程门阵列（FieldProgramableGateArray)的简称1.

同步电路和异步电路的区别是什么？答：同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。2.

什么是同步逻辑和异步逻辑？答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。3.

什么是组合逻辑电路和时序逻辑电路？答：数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。4.

什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？答：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。OC门，又称集电极开路（漏极开路）与非门门电路，OpenCollector（OpenDrain）。为什么引入OC门？实际使用中，有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路--OC门来实现“线与逻辑”。OC门主要用于3个方面：1、实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。2、线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。用OC门实现线与，应同时在输出端口应加一个上拉电阻。3、三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。5.

什么是Setup和Holdup时间？答：Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime。如不满足setuptime，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。6.

解释setuptime和holdtime的定义和在时钟信号延迟时的变化。答：Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。建立时间(SetupTime)和保持时间（Holdtime）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。7.

什么是竞争与冒险现象？怎样判断？如何消除？答：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。8.

你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？答：常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。9.

如何解决亚稳态？答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。10.

IC设计中同步复位与异步复位的区别。答：同步复位，就是当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。换一句话说，即使复位信号有效，如果时钟脉冲边沿未到来，触发器也不会复位。异步复位则不同，一旦复位信号有效，触发器就立即复位。11.

MOORE与MEELEY状态机的特征。答：两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。说明：在网上找了一份《各大公司电子类招聘面试题目精选》文档，把里面的部分题目做了做，现在连同试题及答案（其实不能算是答案，只是自己在网上找的相关知识总结而已……）一起帖出来，仅供参考。1.

最基本的如三极管曲线特性答：即晶体三极管的伏安特性曲线：输入特性曲线和输出特性曲线。

输入特性是指三极管输入回路中，加在基极和发射极的电压Ube与由它所产生的基极电流Ib之间的关系。输入特性曲线如下图所示：晶体管的输入特性曲线与二极管的正向特性相似，因为b、e间是正向偏置的PN结（放大模式下）输出特性通常是指在一定的基极电流Ib控制下，三极管的集电极与发射极之间的电压UCE同集电极电流Ic的关系。共发射极输出特性曲线如下图所示：

2.

描述反馈电路的概念，列举负反馈的影响及其应用答：反馈是将放大器输出信号(电压或电流)的一部分或全部，回授到放大器输入端与输入信号进行比较(相加或相减)，并用比较所得的有效输入信号去控制输出，这就是放大器的反馈过程。负反馈对放大器性能有四种影响：1)

降低放大倍数2)

提高放大倍数的稳定性由于外界条件的变化（T℃，Vcc，器件老化等），放大倍数会变化，其相对变化量越小，则稳定性越高。3)

减小非线性失真和噪声4)

改变了放大器的输入电阻Ri和输出电阻Ro对输入电阻ri的影响：串联负反馈使输入电阻增加，并联负反馈使输入电阻减小。对输出电阻ro的影响：电压负反馈使输出电阻减小，电流负反馈使输出电阻增加。负反馈的应用：电压并联负反馈，电流串联负反馈，电压串联负反馈和电流并联负反馈。3.

频率响应，如：怎么才算是稳定的，如何改变频率响应曲线的几个方法答：频率响应通常亦称频率特性，频率响应或频率特性是衡量放大电路对不同频率输入信号适应能力的一项技术指标。实质上，频率响应就是指放大器的增益与频率的关系。通常讲一个好的放大器，不但要有足够的放大倍数，而且要有良好的保真性能，即：放大器的非线性失真要小，放大器的频率响应要好。“好”：指放大器对不同频率的信号要有同等的放大。之所以放大器具有频率响应问题，原因有二：一是实际放大的信号频率不是单一的；；二是放大器具有电抗元件和电抗因素。由于放大电路中存在电抗元件（如管子的极间电容，电路的负载电容、分布电容、耦合电容、射极旁路电容等），使得放大器可能对不同频率信号分量的放大倍数和相移不同。如放大电路对不同频率信号的幅值放大不同，就会引起幅度失真；如放大电路对不同频率信号产生的相移不同就会引起相位失真。幅度失真和相位失真总称为频率失真，由于此失真是由电路的线性电抗元件（电阻、电容、电感等）引起的，故不称为线性失真。为实现信号不失真放大所以要需研究放大器的频率响应。4.

给出一个差分运放，如何相位补偿，并画补偿后的波特图答：一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿。例如两级的全差分运放和两级的双端输入单端输出的运放，都可以采用密勒补偿，在第二级（输出级）进行补偿。区别在于：对于全差分运放，两个输出级都要进行补偿，而对于单端输出的两级运放，只要一个密勒补偿。5.

什么是零点漂移？怎样抑制零点漂移？答：零点漂移，就是指放大电路的输入端短路时，输出端还有缓慢变化的电压产生，即输出电压偏离原来的起始点而上下漂动。抑制零点漂移的方法一般有：采用恒温措施；补偿法（采用热敏元件来抵消放大管的变化或采用特性相同的放大管构成差分放大电路）；采用直流负反馈稳定静态工作点；在各级之间采用阻容耦合或者采用特殊设计的调制解调式直流放大器等。6.

射极跟随器答：射极跟随器（又称射极输出器，简称射随器或跟随器）是一种共集接法的电路（见下图a），它从基极输入信号，从射极输出信号。它具有高输入阻抗、低输出阻抗、输入信号与输出信号相位相同的特点。

射随器的主要指标及其计算：1、输入阻抗从上图（b）电路中，从1、1'端往右边看的输入阻抗为：Ri=Ui/Ib=rbe+(1+β)ReL式中：ReL=Re//RL,rbe是晶体管的输入电阻，对低频小功率管其值为：rbe=300+(1+β)(26毫伏）/（Ie毫伏）在上图（b）电路中，若从b、b'端往右看的输入阻抗为Ri=Ui/Ii=Rb//Rio.由上式可见，射随器的输入阻抗要比一般共射极电路的输入阻抗rbe高（1+β）倍。2、输出阻抗将Es=0,从上图（C）的e、e'往左看的输出阻抗为：Ro=Uo/Ui=(rbe+Rsb)/(1+β),式中Rs=Rs//Rb,若从输出端0、0’往左看的输出阻抗为Ro=Ro//Reo3、电压放大倍数根据上图（b）等效电路求得：Kv=Uo/Ui=(1+β)Rel/[Rbe+(1+β)Rel],式中：Rel=Re//RL,当(1+β)Rel>>rbe时，Kv=1,通常Kv<1.4、电流放大倍数根据上图（b）等效电路求得：KI=Io/Ii=(1+β)RsbRe/(Rsb+Ri)(Re+RL)式中：Rsb=Rs//Rb,Ri=rbc+(1+β)Relo通常，射随器具有电流和功率放大作用。7.

基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。答：放大电路的作用：放大电路是电子技术中广泛使用的电路之一，其作用是将微弱的输入信号（电压、电流、功率）不失真地放大到负载所需要的数值。放大电路种类：（1）电压放大器：输入信号很小，要求获得不失真的较大的输出压，也称小信号放大器；（2）功率放大器：输入信号较大，要求放大器输出足够的功率，也称大信号放大器。差分电路是具有这样一种功能的电路。该电路的输入端是两个信号的输入，这两个信号的差值，为电路有效输入信号，电路的输出是对这两个输入信号之差的放大。设想这样一种情景，如果存在干扰信号，会对两个输入信号产生相同的干扰，通过二者之差，干扰信号的有效输入为零，这就达到了抗共模干扰的目的。8.

画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。9

有源滤波器和无源滤波器的原理及区别?

答：滤波器是一种频率选择的电路，允许一定范围内的频率通过，对不需要的频率进行抑制。可分为低通、高通、带阻、带通、全通等。有源滤波器是指用晶体管或运放构成的包含放大和反馈的滤波器，Q比较高；无源滤波器是指用电阻/电感/电容等无源元件构成的滤波器。10

锁相环有哪几部分组成？

答：锁相，顾名思义，就是将相位锁住，把频率锁定在一个固定值上。锁相环，就是将相位锁定回路。锁相环由相位检测器PD+分频器+回路滤波器+压控振荡器VCO，等组成。锁相环的工作原理：1、压控振荡器的输出经过采集并分频；2、和基准信号同时输入鉴相器；3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；4、控制VCO，使它的频率改变；5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。锁相环是一种相位负反馈系统，它利用环路的窄带跟踪与同步特性将鉴相器一端VCO的输出相位与另一端晶振参考的相位保持同步，实现锁定输出频率的功能，同时可以得到和参考源相同的频率稳定度。一个典型的频率合成器原理框图如图所示。设晶振的输出频率为fr，VCO输出频率为fo，则它们满足公式：

其中R和N分别为参考分频器和主分频器的分频比，在外部设置并行或串行数据控制分频比，就可以产生出所需要的频率信号。用锁相环构成的频率合成器具有频率稳定度高、相位噪声小、电路简单易集成、易编程等特点。

目录目录第一章总论 1一、项目概述 1二、可行性研究报告编制依据和范围 2三、项目主要经济技术指标 3四、******国家森林公园概况 3第二章项目背景及必要性 8一、项目背景 8二、项目建设的必要性与可行性 10第三章项目选址分析