译码器与编码器

译码器与编码器第一页，共四十六页，编辑于2023年，星期三&&&&A1A02-4线译码器74LS139的内部线路输入控制端输出第二页，共四十六页，编辑于2023年，星期三74LS139的功能表“–”表示低电平有效。第三页，共四十六页，编辑于2023年，星期三74LS139管脚图一片139种含两个2-4译码器第四页，共四十六页，编辑于2023年，星期三3位二进制译码器真值表输入：3位二进制代码输出：8个互斥的信号第五页，共四十六页，编辑于2023年，星期三逻辑表达式逻辑图电路特点：与门组成的阵列第六页，共四十六页，编辑于2023年，星期三集成二进制译码器74LS138A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、、为选通控制端。当G1＝1、时，译码器处于工作状态；当G1＝0、时，译码器处于禁止状态。第七页，共四十六页，编辑于2023年，星期三真值表输入：自然二进制码输出：低电平有效第八页，共四十六页，编辑于2023年，星期三74LS138的级联第九页，共四十六页，编辑于2023年，星期三二、二－十进制显示译码器二---十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。显示器件：常用的是七段显示器件。bcdefga第十页，共四十六页，编辑于2023年，星期三按内部连接方式不同，七段数字显示器分为

共阳极和共阴极第十一页，共四十六页，编辑于2023年，星期三abcdfgabcdefg111111001100001101101e七段显示器件的工作原理：第十二页，共四十六页，编辑于2023年，星期三显示译码器：11474LS49BCBIDAeabcdfgUccGND74LS49的管脚图消隐控制端第十三页，共四十六页，编辑于2023年，星期三74LS49的功能表（简表）输入输出显示DABIag10XXXX0000000消隐8421码译码显示字型完整的功能表请参考网络资源。第十四页，共四十六页，编辑于2023年，星期三74LS49与七段显示器件的连接：74LS49是集电极开路，必须接上拉电阻bfacdegbfacdegBIDCBA+5V+5V第十五页，共四十六页，编辑于2023年，星期三2.5.2编码器所谓编码就是赋予选定的一系列二进制代码以固定的含义。n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。一、二进制编码器二进制编码器的作用：将一系列信号状态编制成二进制代码。第十六页，共四十六页，编辑于2023年，星期三例：用与非门组成三位二进制编码器。---八线-三线编码器设八个输入端为I0I7，八种状态，与之对应的输出设为A0、A1、A2，共三位二进制数。设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表（即真值表），然后写出逻辑表达式并进行化简，最后画出逻辑图。第十七页，共四十六页，编辑于2023年，星期三

3位二进制编码器有8个输入端，3个输出端，所以常称为8线—3线编码器，其功能真值表见下表：（输入为高电平有效，即是输入用原变量表示）第十八页，共四十六页，编辑于2023年，星期三

由真值表写出各输出的逻辑表达式为：

用门电路实现逻辑电路：第十九页，共四十六页，编辑于2023年，星期三二、二---十进制编码器二---十进制编码器的作用：将十个状态（对应于十进制的十个代码）编制成BCD码。十个输入需要几位输出？四位输入：I0I9输出：F3

F0列出状态表如下：第二十页，共四十六页，编辑于2023年，星期三状态表第二十一页，共四十六页，编辑于2023年，星期三在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表三、3位二进制优先编码器第二十二页，共四十六页，编辑于2023年，星期三逻辑表达式第二十三页，共四十六页，编辑于2023年，星期三逻辑图8线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。第二十四页，共四十六页，编辑于2023年，星期三集成3位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX＝0表示是编码输出；YEX

＝1表示不是编码输出。集成3位二进制优先编码器74LS148第二十五页，共四十六页，编辑于2023年，星期三集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效第二十六页，共四十六页，编辑于2023年，星期三集成3位二进制优先编码器74LS148的级联16线-4线优先编码器第二十七页，共四十六页，编辑于2023年，星期三用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。2.6.1数值比较器设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。一、1位数值比较器第二十八页，共四十六页，编辑于2023年，星期三逻辑表达式逻辑图第二十九页，共四十六页，编辑于2023年，星期三二、4位数值比较器第三十页，共四十六页，编辑于2023年，星期三真值表中的输入变量包括A3与B3、A2与B2、A1与B1

、A0与B0和A＇与B＇的比较结果，A＇>B＇、A＇<B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。第三十一页，共四十六页，编辑于2023年，星期三逻辑图第三十二页，共四十六页，编辑于2023年，星期三三、比较器的级联集成数值比较器第三十三页，共四十六页，编辑于2023年，星期三串联扩展TTL电路：最低4位的级联输入端A＇>B＇、

A＇<B＇和A＇=B＇必须预先分别预置为0、0、1。CMOS电路：各级的级联输入端A＇>B＇必须预先预置为0

，最低4位的级联输入端A＇<B＇和A＇=B＇必须预先预置为0、1。第三十四页，共四十六页，编辑于2023年，星期三并联扩展第三十五页，共四十六页，编辑于2023年，星期三11011001+举例：A=1101,B=1001，计算A+B。011010011加法运算的基本规则：(1)逢二进一。(2)最低位是两个数最低位的叠加，不需考虑进位。(3)其余各位都是三个数相加，包括加数被、加数和低位来的进位。(4)任何位相加都产生两个结果：本位和、向高位的进位。用半加器实现用全加器实现2.6.2加法器第三十六页，共四十六页，编辑于2023年，星期三一、半加器半加运算不考虑从低位来的进位。设：A---加数；B---被加数；S---本位和；C---进位。真值表第三十七页，共四十六页，编辑于2023年，星期三逻辑图半加器ABCS逻辑符号=1&ABSC第三十八页，共四十六页，编辑于2023年，星期三二、全加器：an---加数；bn---被加数；cn-1---低位的进位；sn---本位和；cn---进位。真值表第三十九页，共四十六页，编辑于2023年，星期三半加和：所以，全加和：anbncn-1sncn全加器逻辑图逻辑符号半加器半加器1anbncn-1sncns's'c'c'第四十页，共四十六页，编辑于2023年，星期三

全加器SN74LS183的管脚图114SN74LS1831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnUccGND第四十一页，共四十六页，编辑于2023年，星期三例：多位数加法器4位串行进位加法器第四十二页，共四十六页，编辑于2023年，星期三并行进位加法器（超前进位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式第四十三页，共四十六页，编辑于2023年，星期三超前进位发生器第四十四页，共四十六页，编辑于2023年，星期三加法器的级连集