白中英《计算机组成原理》考研配套2021考研真题库

白中英《计算机组成原理》配套2021考研真题库第一部分考研真题精选一、选择题1下列关于冯・诺依曼结构计算机基本思想的叙述中，错误的是（ ）。［2019年408统考］A.程序的功能都通过中央处理器执行指令实现B.指令和数据都用二进制表示，形式上无差别C.指令按地址访问，数据都在指令中直接给出D.程序执行前，指令和数据需预先存放在存储器中【答案】C查看答案【解析】根据冯・诺依曼体系结构的基本思想可知，所有的数据和指令序列都是以二进制形式存放在存储器中，计算机根据周期来区分指令和数据，因此数据是从存储器读取而非在指令中给出，因此C项是错误的。2下列有关处理器时钟脉冲信号的叙述中，错误的是（ ）。［2019年408统考］A.时钟脉冲信号由机器脉冲源发出的脉冲信号经整形和分频后形成B.时钟脉冲信号的宽度称为时钟周期，时钟周期的倒数为机器主频C.时钟周期以相邻状态单元间组合逻辑电路的最大延迟为基准确定D.处理器总是在每来一个时钟脉冲信号时就开始执行一条新的指令【答案】D查看答案【解析】计算机完成一条指令的时间称为指令周期，而一条指令通常是由几个时钟周期组成的，因此计算机不可能每来一个时钟脉冲就执行一个新指令，所以D项是错误的。3某指令功能为R[r2]-R/1]+M[R[r0]],其两个源操作数分别采用寄存器、寄存器间接寻址方式。对于下列给定部件，该指令在取数及执行过程中需要用到的是（ ）。[2019年408统考]I.通用寄存器组（GPRs）II.算术逻辑单元（ALU）III.存储器（Memory）W.指令译码器（ID）A.仅I、IIB.仅I、II、IC.仅I、I、WD.仅I、I、D【答案】B查看答案【解析】一条指令的执行过程为取指令、分析指令、执行指令。题目中的指令用到了寄存器和寄存器间接寻址，因此该指令在取数过程中一定会被使用到，同时寄存器间接寻址在取数阶段一定会使用存储器，最后进行加操作时一定会用到算数逻辑单元，指令译码器是属于分析指令阶段，在取数和执行指令阶段之前，因此该指令在取数及执行过程中需要用到的是I、II、I。4假定一台计算机采用3通道存储器总线，配套的内存条型号为DDR3-1333，即内存条所接插的存储器总线的工作频率为1333MHz、总线宽度为64位，则存储器总线的总带宽大约是（ ）[2019年408统考]A.10.66GB/SB.32GB/SC.64GB/sD.96GB/s【答案】B查看答案【解析】首先总线的宽度为64bit，即8字节（Byte）,则采用三通道的存储器总线的总带宽为8x1333x3=31.992、32GB/s5下列关于磁盘存储器的叙述中，错误的是（ ）。［2019年408统考］A.磁盘的格式化容量比非格式化容量小B.扇区中包含数据、地址和校验等信息C.磁盘存储器的最小读写单位为一个字节D.磁盘存储器由磁盘控制器、磁盘驱动器和盘片组成【答案】C查看答案【解析】磁盘存储器可以读到的最小单位不是字节，而是一个比特（bit）,C项是错误的。6某设备以中断方式与CPU进行数据交换，CPU主频为1GHz,设备接口中的数据缓冲寄存器为32位，设备的数据传输率为50KB/S。若每次中断开销（包括中断响应和中断处理）为1000个时钟周期，则CPU用于该设备输入/输出的时间占整个CPU时间的百分比最多是（ ）。［2019年408统考］A.1.25%B.2.5%C.5%D.12.5%【答案】A查看答案【解析】假设该设备一直处于与CPU进行数据交换的状态，而数据缓冲寄存器为32位，设备的传输率为50KB/S，即400000bit/s，则缓存器存满需要32/400000=8x10-5秒，而每次中断开销为1000个时钟周期，主频为1GHz,!则1000个时钟周期为1x10-6秒，所以CPU用于设备输入输出时间即中断处理时间为[1x10-6/(8x10-5)]X100%=1.25%7冯•诺依曼结构计算机中数据采用二进制编码表示，其主要原因是( )。[2018年408统考]I.二进制的运算规则简单II.制造两个稳态的物理器件较容易III.便于用逻辑门电路实现算术运算A.仅I、IIB.仅I、IC.仅I、ID.I、II和I【答案】D查看答案【解析】冯・诺依曼结构计算机中数据采用二进制编码表示的原因有：①技术实现简单，即制造两个稳态的物理器件较容易；②适合逻辑运算，便于用逻辑门电路实现算术运算；③简化运算规则，提高运算速度。因此I、II和I都是其采用二进制的原因。D.1.0x2D.1.0x2-149【答案】A查看答案8假定带符号整数采用补码表示，若int型变量x和y的机器数分别是FFFFFFDFH）。［2018年408和00000041H，则x、y的值以及）。［2018年408统考］A.x=-65,y=41,x-y的机器数溢出B.x=-33,y=65,x-y的机器数为FFFFFF9DHC.x=-33,y=65,x-y的机器数为FFFFFF9EHD.x=-65,y=41,x-y的机器数为FFFFFF96H【答案】C查看答案【解析】x机器数为FFFFFFDFH，转换为二进制数为11111111111111111mmm011m，通过按位取反末位加1可得原码为10000000000000000000000000100001,即-33;y机器数为00000041，由于y为正数，因此其补码为其原码，故y原码为00000041，即65。-65的二进制原码为10000000000000000000000001000001，转换为补码十六进制为FFFFFFBF,则x-y为FFFFFFDF+FFFFFFBF=FFFFFF9E。此处也可以直接将-98转换为机器码即可得到此结果。9IEEE754单精度浮点格式表示的数中，最小的规格化正数是（ ）。［2018年408统考］A.1.0x2-126B.1.0x2-127C.1.0x2-128【解析】根据IEEE754单精度浮点格式可知，尾数用23位表示，当符号为正，尾数全为0时，可表示最小正式；而阶码的取值范围为0~255，其中0和255做特殊用途，因此阶码最小可取1，阶码由于是用移码表示，因此1转换为原码为-126，因此IEEE754单精度浮点格式表示的数中，最小的规格化正数是1.0x2-126。10整数x的机器数为11011000，分别对x进行逻辑右移1位和算术右移1位操作，得到的机器数是（ ）。［2018年408统考］A.11101100、11101100B.01101100、11101100C.11101100、01101100D.01101100、01101100【答案】B查看答案【解析】逻辑右移不考虑符号位，每右移一位，左边进行补零；而算术右移则需要考虑符号位，每右移一位，若符号位为1，则补1，否则补零。因此11011000的逻辑右移为01101100，而其算术右移为11101100，即B选项是正确的。11假定DRAM芯片中存储阵列的行数「、列数为c,对于一个2Kx1位的DRAM芯片，为保证其地址引脚数最少，并尽量减少刷新开销则r、c的取值分别是（ ）。［2018年408统考］A.2048、1B.64、32C.32、64D.1、2048【答案】C查看答案【解析】根据DRAM的结构和原理可知，在分时复用的情况下，芯片引脚个数取决于行地址线和列地址线中的较大值，对于一个2Kx1位的DRAM芯片，总共需要11条地址线，只有当一个取5，一个取6时可使管脚数最小，而DRAM的刷新开销取决于行数，因此行地址线应该为5、列地址线为6，即行数为25=32,列数为26=64。12若某计算机最复杂指令的执行需要完成5个子功能，分别由功能部件A~E实现，各功能部件所需要时间分别为80ps、50ps、50ps、70Ps和50Ps，采用流水线方式执行指令，流水段寄存器延时为20Ps,则CPU时钟周期至少为（ ）。［2018年408统考］A.60psB.70psC.80psD.100Ps【答案】D查看答案【解析】计算机在一个时钟周期内完成A~E中的一个功能，现在流水段寄存器延时为20Ps，则实际上功能部件A~E所需时间依次加20Ps，即100ps、70ps、70ps、90ps、70ps。为满足要求CPU的时钟周期至少要大于这5个时间中的最大值，故CPU时钟周期至少为100ps。13下列选项中，可提高同步总线数据传输率的是（ ）。［2018年408统考］I.增加总线宽度II,提高总线工作频率III.支持突发传输W.采用地址/数据线复用A.仅I、IIB.仅I、II、IIIC.仅III、CD.I、II、D和W【答案】B查看答案【解析】地址/数据线复用并不会提高总线数据传输率，因为这样只会减少总线数量，本质上并没有提高数据线的带宽。14某计算机主存按字节编址，由4个64Mx8位的DRAM芯片采用交叉编址方式构成并与宽度为32位的存储器总线相连主存每次最多读写32位数据。若double型变量x的主存地址为804001AH,则读取x需要的存储周期数是（）o[2017年408统考]A.1B.2C.3D.4【答案】C查看答案【解析】由4个DRAM芯片采用交叉编址方式构成主存可知主存地址最低二位表示该字节存储的芯片编号。double型变量占64位，8个字节。它的主存地址804001AH最低二位是10说明它从编号为2的芯片开始存储（编号从0开始）。而一个存储周期可以对所有芯片各读取一个字节，因此需要3个存储周期。15下列寻址方式中，最适合按下标”顺序访问一位数组元素的是（ ）。［2017年408统考］A.相对寻址B.寄存器寻址C.直接寻址D.变址寻址【答案】D查看答案【解析】由于数组的存放形式是内存中的一块连续存储空间，在访问数组元素时，计算机会将下标作为空间首地址的偏移量来进行寻址，因此与之对应的寻址方式是变址寻址。16某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令29条，二地址指令107条，每个地址字段为6位，则指令字长至少应该是（ ）。［2017年408统考］A.24位B.26位C.28位D.32位【答案】A查看答案【解析】三地址有29条，因此至少需要5位操作数，同时还有18位地址字段，所以对于三地址而言最少指令长为23位；对于二地址指令，可将三地址中的前5位作为二地址的操作数使用，同时将一个6位地址数也作为地址数使用，此时二地址操作类型总数为3x64=192，符合要求，因此最少指令长为23位，而该计算机以字节编址，故应将指令长设为24。17下列关于主存储器（MM）和控制存储器（CS）的叙述中，错误的是（ ）。［2017年408统考］A.MM在CPU外，CS在CPU内B.MM按地址访问，CS按内容访问C.MM存储指令和数据，CS存储微指令D.MM用RAM和ROM实现，CS用ROM实现【答案】B查看答案【解析】主存储器就是我们通常说的主存，在CPU外，存储指令和数据，由RAM和ROM实现。控制存储器用来存放实现指令系统的所有微指令，是一种只读型存储器，机器运行时只读不写，在CPU的控制器内。CS按照微指令的地址访问，所以B错误。18下列关于指令流水线数据通路的叙述中，错误的是（ ）。［2017年408统考］A.包含生成控制信号的控制部件B.包含算术逻辑运算部件（ALU）C.包含通用寄存器组合取指部件D.由组合逻辑电路和时序逻辑电路组合而成【答案】A查看答案【解析】五阶段流水线可分为取指IF、译码/取数ID、执行EXC、存储器读MEM、写回WriteBack。数字系统中，各个子系统通过数据总线连接形成的数据传送路径称为数据通路，包括程序计数器、算术逻辑运算部件、通用寄存器组、取指部件等等，不包括控制部件，选A。19已知某计算机为定点整数计算机，其中央处理机的通用寄存器为16位，若（R0）=FFF9H，则有如下结论（ ）。［北京邮电大学2017研］A.中央处理机的位数为16位；寄存器R0的真值为65529B.中央处理机的位数为16位；寄存器R0的真值为无法确定C.中央处理机的位数为16位；寄存器R0的真值为-7D.中央处理机的位数无法确定；寄存器R0的真值为-7【答案】B查看答案【解析】中央处理机中的通用寄存器位数为处理机的位数，因此是16位；由于不能确定该处理机的运算规则，即是否采用补码进行存储和计算，所以不能判断寄存器R0中的真值。20已知IEEE754单精度浮点数十六进制值为42E48000，那它的十进制为（ ）。［北京邮电大学2017研］A.114.25B.57.125C.50.25D.28.5625【答案】A查看答案【解析】将此十六进制表示浮点数表示为二进制为01000010111001001000000000000000，其中阶码为133，换成原码为6，所以此数为1.11001001x26=1110010.01(B),换成十进制为114.25。21一个四体低位交叉存储器，存取周期为400ns，若每个单体的存储容量为1Mx32位，在下述说法中正确的是（ ）。［北京邮电大学2017研］A.在100ns内，存储器可向CPU提供128位信息B.在400ns内，存储器可向CPU提供128位信息C.该存储器的容量为4MBD.该存储器的容量为16Mb【答案】B查看答案【解析】由四体低位交叉存储器可知，在一个存储周期内可以将每个单体存储器读取依次，故一个周期400ns可以向CPU提供4x32位信息；而该存储器的容量为4x1Mx32（bit）=128Mb=16MB。22下列说法中，正确的是（ ）。［北京邮电大学2017研］A.变址寻址时，有效地址存放在主存中B.程序执行时，指令的寻址和数据的寻址是交替进行的C.高级语言的源程序比汇编语言的源程序小D.堆栈寻址按照先进先出的11顺序实现数据的存取【答案】B查看答案【解析】A项，变址寻址时，有效地址存放在变址寄存器而非主存中；C项，汇编语言是低级语言，最接近机器语言，因此其源程序要比高级语言小；D项，堆栈寻址是按照先进后出的11顺序实现数据的存取。23下列几项中，不符合RISC指令系统特征的是（ ）。［北京邮电大学2017研］A.控制器多采用微程序控制方式，以期更快的设计速度B.指令格式简单，指令书目少C.寻址方式少且简单D.所有指令的平均执行时间约为一个时钟周期【答案】A查看答案【解析】RISC是一种精简指令集的指令系统，一般是硬布线控制逻辑，而复杂指令系统（CISC）才采用微程序控制器。24下列关于机器指令与微指令关系的陈述中，正确的是（ ）。［北京邮电大学2017研］A.每条机器指令通过一条微指令解释执行B.每条机器指令由一段微程序解释执行C.每条微指令由若干条机器指令解释执行D.每条机器指令由若干条微程序解释执行【答案】B查看答案【解析】根据机器指令和微指令的关系可知，机器指令是由一段微程序解释执行。25某总线在一个总线周期中并行传送8个字节的数据，总线时钟频率是66MHz,每个总线周期等于一个总线时钟周期，则总线的带宽为（）。［北京邮电大学2017研］A.528MB/SB.132MB/SC.264MS/SD.66MB/S【答案】A查看答案【解析】总线的时钟频率是66MHz，所以每秒传送的字节数为66Mx8B=528MB，即总线的带宽为528MB/S。26冯•诺依曼计算机的特点是（ ）。［北京邮电大学2016研］I.采用二进制.存储程序.控制流驱动方式W.数据流驱动方式A.仅I、IIB.仅I、II、IC.仅I、I、WD.I、II、I、W【答案】A查看答案【解析】冯・诺依曼计算机采用指令流驱动，并不采用数据流和控制流驱动，所以只有I、II正确。27某8位计算机的存储器按字节编址，如果某字节类型变量对应的存储器单元的值为10000010，那么我们可得出如下结论（ ）。［北京邮电大学2016研］A.无法得出结论B.这是一个补码C.值为130D.这是一个负数【答案】A查看答案【解析】对于存储其中的数据，既可以是指令，也可以是数据，所以，此时，对于一个单纯的二进制比特串而言，无法确定它的具体含义。28下列关于IEEE754浮点数格式的叙述中，正确的是（ ）。［北京邮电大学2016研］A.尾数和阶码均用原码表示B.尾数用补码表示、阶码用原码表示C.只能表示规格化数D.可以表示规格化数和非规格化数【答案】D查看答案【解析】IEEE754的浮点格式既可以表示规格化数也可以表示非规格化数,同时，指数部分采用移码表示，尾数部分采用原码表示。29一个八体低位交叉存储器，每个存储体的容量为256Mx4位，若每个体的存储周期为80ns，那么该存储器能提供的最大带宽是（ ）。［北京邮电大学2016研］A.426.67MB/SB.800MB/SC.213.33MB/SD.400MB/S【答案】B查看答案【解析】八体交叉存储器可以在一个周期内，同时读出64*8位数据，所以，带宽就是800MB/S。30一个八路组相联Cache共有64块，主存共有8192块，每块64个字节，那么主存地址的标记x，组号y和块内地址z分别是()。［北京邮电大学2016研］A.x=4,y=3,z=6B.x=1,y=6,z=6C.x=10,y=3,z=6D.x=7,y=6,z=6【答案】C查看答案【解析】由于每块64个字节，所以，块内地址为6位，总共有8个组，所以组号为3位，而主存总共有8192块，所以，主存的块号为13位，而其中的3位对应组号，所以主存地址标记为10位。31在某计算机系统中，已知A为累加器，SP为堆栈指示器，Msp为SP指示的栈顶单元，如果进栈操作的顺序是(与->乂弁，(SP)+1->SP,那么出栈操作的顺序应为( )。［北京邮电大学2016研］A.(MSp)->A,(SP)-1->SPB.(MSP)->A,(SP)+1->SPC.(SP)-1->SP,(MSp)->AD.(SP)+1->SP,(MSP)->A【答案】C查看答案【解析】由进栈操作的11顺序可知，SP指示的是栈顶元素顶部的一个空单元，所以出栈操作时，需要先将SP减一，然后取出SP指示的单元，即为栈顶元素，C项正确。32一个具有四级流水线的浮点加法器中，假设四个阶段的时间分别是T1=60ns、T2=50ns、T3=90ns、T4=80ns，则加法器流水线的时钟周期至少为X；如果采用同样的逻辑电路，但不是流水线方式，则浮点加法所需的时间为Y。那么X和Y是( )。［北京邮电大学2016研］A.X=70ns,Y=280nsB.X=50ns,Y=90nsC.X=90ns,Y=280nsD.X=50ns,Y=280ns【答案】C查看答案【解析】在流水线当中，各阶段的时钟周期以最长的时钟周期为准，若不采用流水线，浮点加法所用时间就是各阶段所用时间的加和。33在计数器定时查询总线仲裁方式下，若每次计数从上一次计数的终止点开始，则( )。［北京航空航天大学2016研］A.设备号小的优先级高B.设备号大的优先级高C.每个设备使用总线的机会相等D.各设备使用总线的优先级随机【答案】C查看答案【解析】在计时器定时查询总线仲裁方式下，中央仲裁器接受到设备请求信号后，开始计数器计数。当地址线上的计数值与请求总线的设备地址一致时，该设备将BS置“1”，获得总线使用权。如果每次计数从上一次计数的终止点开始，则每个设备获得总线使用权的机会是均等的。34下列关于PCI总线特征的表述中，不正确的是( )。［北京邮电大学2016研］A.系统中可以有多条PCI总线B.能实现即插即用C.PCI总线采用隐含的集中式总线仲裁方式D.PCI总线是一个与处理器相关的高速外围总线【答案】D查看答案【解析】PCI总线特点：(1)传输速率高。它大大缓解了数据I/O瓶颈，使高性能CPU的功能得以充分发挥，适应高速设备数据传输的需要。(2)多总线共存。采用PCI总线可在一个系统中让多种总线共存，容纳不同速度的设备一起工作。(3)独立于CPU。PCI总线不依附于某一具体处理器。(4)自动识别与配置外设。用户使用方便。(5)并行操作能力。35某存储器容量为64KB，按字节编址，地址4000H~5FFFH为ROM区,其余为RAM区。若采用8Kx4位的SRAM芯片进行设计，则需要该芯片的数量是( )。［2016年408统考］A.7B.8C.14A.I1A.I1和I2【答案】C查看答案【解析】地址4000~5FFFH总共有2000H个地址，由于采取字节编址，故ROM容量为2x2i2x1B=8KB，故RAM容量为56KB，将8Kx4的芯片进行位并联，同时串联7组，可得7x8Kx1B=56KB，即需要14个这样的芯片。36某指令格式如下所示。OPM!D其中M为寻址方式，1为变址寄存器编号，D为形式地址。若采用先变址后间址的寻址方式，则操作数的有效地址是( )。［2016年408统考］A.I+DB.(I)+DC.((I)+D)D.((I))+D【答案】C查看答案【解析】变址寻址为变址寄存器加上形式地址，即(I)+D，第二次为间址寻址，故为((I)+D)。37在无转发机制的五段基本流水线(取指、译码/读寄存器、运算、访存、写回寄存器)中，下列指令序列存在数据冒险的指令对是( )。［2016年408统考］I1:addR1,R2,R3;(R2)+(R3)-R1I2:addR5,R2,R4;(R2)+(R4)-R5I3:addR4,R5,R3;(R5)+(R3)-R4I4:addR5,R2,R6;(R2)+(R6)-R5B.I2和I3C.I2和I4D.I3和I4【答案】B查看答案【解析】当第二条指令中R5还未完成写入操作时，而第三条指令就对R5进行了读操作，如此会发生数据冒险。38下列关于总线设计的叙述中，错误的是（ ）。［2016年408统考］A.并行总线传输比串行总线传输速度快B.采用信号线复用技术可减少信号线数量C.采用突发传输方式可提高总线数据传输率D.采用分离事务通信方式可提高总线利用率【答案】A查看答案【解析】高速的串行总线一般会比较低速的并行总线传输快。39计算机硬件能够直接执行的是（ ）。［2015年408统考］.机器语言程序.汇编语言程序.硬件描述语言程序人.仅1B.仅I、IIC.仅I、ID.I、II、I【答案】A查看答案【解析】机器语言是计算机唯一可以直接执行的语言。汇编语言属于低级语言，是为增强机器语言的可读性和记忆性的语言，经过汇编后才能被计算机硬件执行。硬件描述语言是电子系统硬件行为描述、结构描述、数据流描述的语言。40由3个“1”和5个“0”组成的8位二进制补码，能表示的最小整数是（ ）。［2015年408统考］-126B.-125C.-32D.-3【答案】B查看答案【解析】能表示的最小整数一定是负数，符号位占用1个“1”；负数的补码和原码的转化是：原码符号位不变，数值部分按位取反，末位加“1”。因此最小的整数的补码是“10000011”，原码为“11111101”，即-12510。41下列有关浮点数加减运算的叙述中，正确的是（ ）。［2015年408统考］.对阶操作不会引起阶码上溢或下溢.右规和尾数舍入都可能引起阶码上溢.左规时可能引起阶码下溢W.尾数溢出时结果不一定溢出A.11、II、II、WI、I、WD.I、II、I、W【答案】D查看答案【解析】浮点数的加减运算步骤包括：①对阶，使两个操作数的小数点位置对齐，阶码小的尾数右移，可能产生溢出，但是阶码不会溢出；②尾数求和，将对阶后的尾数按定点数加（减）运算规则运算；③规格化，包括左规和右规，左规时阶码减少，可能出现阶码下溢，而右规时，阶码增加可能出现阶码上溢；④舍入，该过程可能需要右规调整，因此可能出现阶码上溢；⑤溢出判断，浮点数的溢出与否是由阶码的符号决定的，而不是由尾数溢出判断的，因此尾数溢出时结果不一定溢出。因此I、II、III、W均正确。42假定主存地址为32位，按字节编址，主存和Cache之间采用直接映射方式，主存块大小为4个字，每字32位，采用回写（WriteBack）方式，则能存放4K字数据的Cache的总容量的位数至少是（ ）。［2015年408统考］A.146KB.147KC.148KD.158K【答案】C查看答案【解析】Cache和主存直接映射方式的规则为：主存储器分为若干区，每个区与缓存容量相同；每个区分为若干数据块，每个块和缓存块容量相同；主存中某块只能映射到Cache的一个特定的块中。本题中，Cache总共存放4K字数据，块大小为4个字，因此Cache被分为4K/4=1K个块，由10位表示。块内共16字节，所以由4位表示，于是标记位为32-10-4=18位。每一个Cache行必然有一个有效位，占1bit；同时，因为采用回写方式，每一行还必须有一个脏位。所以，Cache的每一行需要包含所存的数据4个字，每个字32位，18位标记位，一个有效位和一个脏位，因此总容量为：(4*32+18+1+1)*1K=148K。43假定编译器将赋值语句“x=x+3;"转换为指令"addxaddt,3"，其中xaddt是x对应的存储单元地址，若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写(WriteThrough)方式，则完成该指令功能需要访问主存的次数至少是( )。［2015年408统考］A.0B.1C.2D.3【答案】C查看答案【解析】采用页式虚拟存储管理方式时，若页表全部放在内存中，则存取一个数据最少要访问两次内存：第一次是访问页表，得到所存取的数据或指令的物理地址；第二次根据该地址存取数据或指令。在配有TLB的页式虚拟管理方式中，如果给出的地址在TLB中，则直接根据该地址取数据或指令，仅需要一次访问内存。Cache使用直写方式时，计算完需要将数据写回到内存中，因此完成整个指令功能至少需要访问主存2次。44下列存储器中，在工作期间需要周期性刷新的是( )。［2015年408统考］A.SRAMB.SDRAMC.ROMD.FLASH【答案】【答案】C查看答案【答案】B查看答案【解析】动态随机存储器（DRAM）是利用存储元电路中栅极电容上的电荷来存储信息的，电容上的电荷一般只能维持1~2ms，因此即使电源不掉电，信息也会自动消失。为此，每隔一定时间必须刷新。45某计算机使用4体交叉存储器，假定在存储器总线上出现的主存地址（十进制）序列为8005，8006，8007，8008，8001，8002，8003，8004，8000，则可能发生发生缓存冲突的地址对是（）。［2015年408统考］A.8004、8008B.8002、8007C.8001、8008D.8000、8004【答案】D查看答案【解析】交叉存储器，又称低位交叉编址，即低位地址为体号，高位地址为体内地址。本题中，主存地址对应的体号分别是：1,2,3,4,1,2,3,4,4。地址为8004和8000都是存取的四号储存器，可能导致8004存储还未完成而又存取8000地址，因此可能发生缓存冲突。46下列有关总线定时的叙述中，错误的是（ ）。［2015年408统考］A.异步通信方式中，全互锁协议最慢B.异步通信方式中，非互锁协议的可靠性最差C,同步通信方式中，同步时钟信号可由多设备提供D,半同步通信方式中，握手信号的采样由同步时钟控制【解析】A项正确，异步通信方式中，全互锁协议最慢，主从模块都需要等待确认后才能撤销其信号；B项正确，异步通信方式中，非互锁协议没有相互确认机制，因此可靠性最差；C项错误，同步通信要遵循统一的时钟信号，不能由多设备提供；D项正确，半同步通信方式中，握手信号的采样由同步时钟控制。47若磁盘转速为7200转/分，平均寻道时间为8ms，每个磁道包含1000个扇区，则访问一个扇区的平均存取时间大约是（ ）。［2015年408统考］A.8.1msB.12.2msC.16.3msD.20.5ms【答案】B查看答案【解析】磁盘的平均寻址时间包括平均寻道时间和平均等待时间。平均寻道时间为8ms，平均等待时间与磁盘转速有关，为［60s/7200］*0.5a4.165ms。磁盘的存取一个扇区的时间为60s/（7200*1000）a0.0083ms。因此总的时间为：8+4.165+0.0083=12.1733ms。48至今为止，计算机中的所有信息仍以二进制方式表示的理由是（ ）。［北京科技大学2014研］A.节约元件B.运算速度快C.物理器件的性能决定D.信息处理方便【解析】计算机是信息处理的工具。不论是数字、文字、声音、图画，还是其他类型的信息，他们都必须转换成二进制形式表示以后，才能由计算机进行计算、处理、存储和传输，这是由它的物理器件性能所决定的。49一个8位的二进制整数，若采用补码表示，且由3个“1”和5个“0”组成，则最小值为（ ）。［北京科技大学2014研］A.-127B.-32C.-125D.-3【答案】C查看答案【解析】补码表示的负数最小值是10000011真值为11111101即-125。50下列数中最大的数是（ ）。［北京科技大学2014研］A.（10011001）2B.（227）88J98）第D・（152）10【答案】A查看答案【解析】比较大小，一般是要转成十进制进行比较，A项的十进制为153;B项的十进制为151;C项的十进制为152;D项的十进制为152。51假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是（ ）。［北京科技大学2014研］A.11001011B.11010110C.11001001D.11000001【答案】C查看答案【解析】没有数据错误说明采用偶校验后字符码中1的个数是偶数。52在定点数运算中产生溢出的原因是（ ）。［北京科技大学2014研］A.运算过程中最高位产生了进位或借位B.参加运算的操作数超出了机器表示的范围C.寄存器的位数太少，不得不舍弃最低有效位D.运算的结果超出了机器的表示范围【答案】D查看答案【解析】定点数产生溢出是由于运算结果超出了机器的表示范围。53计算机的存储器采用分级方式是为了（ ）。［北京科技大学2014研］A.减少主机箱的体积B.解决容量、速度、价格三者之间的矛盾C.存储大量数据方便D.操作方便【答案】B查看答案【解析】Cache和内存、硬盘，速度高的造价也高，而且容量也小。所以得兼顾。54四片74181和1片74812器件相配合，具有如下进位传递功能（ ）。［北京科技大学2014研］A.串行进位B.组内先行进位，组间先行进位C.组内先行进位，组间串行进位D.组内串行进位，组间先行进位【答案】B查看答案【解析】74181ALU设置了P和G两个本组先行进位输出端。如果将四片74181的P，G输出端送入到74182并行进位部件（CLA），又可实现第二级的并行进位，即组与组之间的并行进位。55某计算机字长32位，存储容量为4MB，若按半字编址，它的寻址范围是（ ）。［北京科技大学2014研］A.4MB.3MC.2MD.1M【答案】C查看答案【解析】字长32位，半字即16位，存储容量4MB，故寻址范围为4MB/16bit=4Mx8bit/16bit=2M。56指令系统采用不同寻址方式的目的是（ ）。［北京科技大学2014研］A.实现存贮程序和程序控制B.缩短指令长度，扩大寻址空间，提高编程灵活性C.可直接访问外存D.提供扩展操作码的可能并降低指令译码的难度【答案】B查看答案【解析】指令系统采用不同寻址方式的目的是：（1）缩短指令长度；（2）扩大寻址空间；（3）提高编程的灵活性。57单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用（ ）。［北京科技大学2014研］A.堆栈寻址方式B.立即寻址方式C.隐含寻址方式D.间接寻址方式【答案】C查看答案【解析】单地址指令固定使用某个寄存器存放第二操作数和操作结果，在指令中隐含其地址，需要用隐含寻址方式。58算术右移指令执行的操作是（ ）。［北京科技大学2014研］A.符号位填0，并顺次右移1位，最低位移至进位标志位B.符号位不变，并顺次右移1位，最低位移至进位标志位C.进位标志位移至符号位，顺次右移1位，最低位移至进位标志位D.符号位填1，并顺次右移1位，最低位移至进位标志位【答案】B查看答案【解析】在CPU执行算术右移指令时，均采用操作数的符号位保持不变，各位顺次右移1位，最低位移至进位标志位中的操作。59微程序控制器中，机器指令与微指令的关系是（ ）。［北京科技大学2014研］A.每一条机器指令由一条微指令来执行B.每一条机器指令由一段微指令编写的微程序来解释执行C.每一条机器指令组成的程序可由一条微指令来执行D.一条微指令由若干条机器指令组成【答案】B查看答案【解析】微程序控制器中，机器指令、微指令与微程序的关系是：一条机器指令对应一段微程序，这段微程序由若干条微指令构成。60从控制存储器中读取一条微指令并执行相应操作的时间叫（ ）。［北京科技大学2014研］A.CPU周期B.微周期C.时钟周期D.机器周期【答案】B查看答案【解析】微周期是指计算机执行一条微指令所需要的时间，也就是从控制存储器中读取一条微指令并执行相应操作的时间。A项，CPU周期是指完成一次CPU操作需要的时间；C项，时钟周期是指由计算机内部的时钟发生器所产生的时钟信号的周期时间，它是所有时间单位中周期最小的机器周期；D项，机器周期是指指令执行中每一步操作所需的时间，一般以CPU中完成一个运算操作所需时间作为机器周期的基本时间。AA.乂＜丫且符号相同A.8.4A.8.4秒61某计算机的控制器采用微程序控制方式，微指令中的操作控制字段采用分段直接编码法，共有26个微命令，构成4个互斥类，分别包含3、5、12和6个微命令，则操作控制字段至少有（ ）位。［北京科技大学2014研］A.4B.12C.15D.26【答案】B查看答案【解析】操作控制字段采用字段直接编码法，要表示26个微命令，构成4个互斥类，那么控制字段至少要12位。62周期挪用方式常用于（ ）方式的输入/输出中。［北京科技大学2014研］A.DMAB.中断C.程序传送D.通道【答案】A查看答案【解析】DMA控制器对主存储器存取数据常采用周期挪用方式，即是在中央处理器执行程序期间DMA控制器为存取数据，强行插入使用主存储器若干周期。63程序P在机器M上的执行时间是20秒，编译优化后，P执行的指令数减少到原来的70%，而CPI增加到原来的1.2倍，则P在M上的执行时间是（）。［2014年408统考］B.11.7秒14秒D.16.8秒【答案】D查看答案【解析】不妨设原来指令条数为x，那么原CPI就为20/x，经过编译优化后，指令条数减少到原来的70%，即指令条数为0.7x，而CPI增加到原来的1.2倍，即24/x，那么现在P在M上的执行时间就为指令条数*CPI=0.7x*24/x=24*0.7=16.8秒。64若x=103,y=-25，则下列表达式采用8位定点补码运算实现时，会发生溢出的是( )。［2014年408统考］A.x+yB.-x+yC.x-yD.-x-y【答案】C查看答案【解析】8位定点补码能表示的数的范围为：-128~127。A结果为78,B结果为-128,D结果为-78都在此范围内，只有C结果128超过了8位定点补码能表示的数的范围，会发生溢出。65float型整数据常用IEEE754单精度浮点格式表示，假设两个float型变量x和y分别在32为寄存器f1和f2中，若(f1)=CC900000H,(f2)=B0C00000H，则x和y之间的关系为：( )。［2014年408统考］AA.减低Cache的缺失损失B.x<y且符号不同C.x>y且符号相同D.x>y且符号不同【答案】A查看答案【解析】两个数对应的IEEE754的标准形式为：浮立教s阶码尾瓠fli100110010010000000000000000-0000ni0110OflOl1000000000000000000-0000将IEEE754单精度形式的二进制转化为浮点数公式为V=（-1）As*2NE-Bias）*M由于fl,f2的符号位都是1,所以f1,f2符号相同，而阶码上f1>f2,所以f1>f2,所以fl的绝对值比f2大，而他们都是负数，所以f1<f2，所以选A。66某容量为256M的存储器，由若干4Mx8位的DRAM芯片构成，该DRAM芯片的地址弓I脚和数据弓I脚总数是：（ ）。［2014年408统考］A.19B.22C.30D.36【答案】A查看答案【解析】DRAM地址线复用，4M为2的22次方，因此除2为11根，数据线8根。因此地址引脚和数据引脚总数为19根；此题需要注意的是DRAM是采用传两次地址的策略的，所以地址线为正常的一半。67采用指令Cache与数据Cache分离的主要目的是（ ）o［2014年408统考］B.提高Cache的命中率C.减低CPU平均访问时间D.减少指令流水线资源冲突【答案】D查看答案【解析】把指令Cache与数据Cache分离后，取指和取数分别到不同的Cache中寻找，那么指令流水线中取指部分和取数部分就可以很好的避免冲突，即减少了指令流水线的冲突。68某计算机有16个通用寄存器，采用32位定长指令字操作码字段（含寻址方式位）为8位，Store指令的源操作数和目的操作数分别采用寄存器直接寻址和基址寻址方式，若基址寄存器可使用任一通用寄存器，且偏移量用补码表示，则Store指令中偏移量的取值范围是（ ）。［2014年408统考］A.-32768~+32767B.-32767~+32768C.-65536~+65535-65535~+65536【答案】A查看答案【解析】寄存器个数16=24，因此源（目的）地址寄存器需要4位二进制表示，偏移量有32-8-4-4=16位。指令编址方式如下所示：操作鹃源地址寄存器目为地址基址寄存翡偏移量8441616位补码取值范围为-32768~+32767,所以偏移量取值范围为-32768~+32767。69某计算机采用微程序控制器，共有32条指令，公共的取指令微程序包含2条微程序，各指令对应的微程序平均由4条微指令组成，采用断定法（下址字段法）确定下条微指令的地址，则微指令中下址字段的位数至少是：（）。［2014年408统考］A.5B.6C.8D.9【答案】C查看答案【解析】32x4+2=130,27=128<130<28=256，所以至少需要8位才能表示完130个地址。70某同步总线采用数据线和地址线复用方式。其中地址数据线有8根，总线时钟频率为66MHZ,每个时钟同期传送两次数据。（上升沿和下降沿各传送一次数据）该总线的最大数据传输率是（总线带宽）：（ ）。［2014年408统考］A.132MB/SB.264MB/SC.528MB/SD.1056MB/S【答案】C查看答案【解析】总线带宽二总线工作频率x（总线宽度/8）,数据线有32根也就是一次可以传送32bit/8=4B的数据，66MHz意味着有66M个时钟周期。由于地址线与数据线复用，可知总线每秒传送的最大数据量为66Mx2x4B=528MB，那么总线带宽为528MB/S所以选C。71一次总线事物中，主设备只需给出一个首地址，从设备就能从首地址开始的若干连续单元格读出或写入的个数，这种总线事务方式称为（）。［2014年408统考］A.并行传输B.串行传输C.突发D.同步【答案】C查看答案【解析】猝发数据传输方式：在一个总线周期内传输存储地址连续的多个数据字的总线传输方式，即一次传输一个地址和一批存储地址连续的数据。72下列有关I/O接口的叙述中错误的是：（ ）。［2014年408统考］A.状态端口和控制端口可以合用同一寄存器B.I/O接口中CPU可访问寄存器，称为I/O端口C.采用独立编址方式时，I/O端口地址和