软件的使用技巧演示

（优选）软件的使用技巧课件当前第1页\共有62页\编于星期一\15点1、Virtuoso简介2、如何正确进入Virtuoso3、电路图的绘制4、电路图的仿真与分析5、版图的绘制6、版图的验证DRC/LVS7、版图后仿真主要内容当前第2页\共有62页\编于星期一\15点Cadence公司的Virtuoso是一个适用于高级模拟、混合信号、射频和定制数字设计的定制设计平台，并可以提供深亚微米(45nm)的数字元件特性验证.

Virtuoso的主要功能有：1、绘制电路图2、绘制版图3、模拟电路的仿真分析(specture)Virtuoso其他功能：Verilog-Editor、VerilogA-Editor、VHDL-Editor、VHDLAMS-Editor、Graphics-Editor、Text-Editor当前第3页\共有62页\编于星期一\15点1、Virtuoso简介2、如何正确进入Virtuoso3、电路图的绘制4、电路图的仿真与分析5、版图的绘制6、版图的验证DRC/LVS7、版图后仿真主要内容当前第4页\共有62页\编于星期一\15点ExceedBroadcast→选择用户当前第5页\共有62页\编于星期一\15点设置环境变量：setenvDISPLAY

IP:0当前第6页\共有62页\编于星期一\15点打开icfb使icfb和终端可以同时使用当前第7页\共有62页\编于星期一\15点Tools→LibraryManager当前第8页\共有62页\编于星期一\15点当前第9页\共有62页\编于星期一\15点新建库：File→New→Library当前第10页\共有62页\编于星期一\15点当前第11页\共有62页\编于星期一\15点当前第12页\共有62页\编于星期一\15点File→New→CellView当前第13页\共有62页\编于星期一\15点Tool:Composer-Schematic当前第14页\共有62页\编于星期一\15点1、Virtuoso简介2、如何正确进入Virtuoso3、电路图的绘制4、电路图的仿真与分析5、版图的绘制6、版图的验证DRC/LVS7、版图后仿真主要内容当前第15页\共有62页\编于星期一\15点添加元件当前第16页\共有62页\编于星期一\15点修改元件属性

每次重新打开电路图都要进行设置。当前第17页\共有62页\编于星期一\15点连线需要注意：1、规则2、快捷当前第18页\共有62页\编于星期一\15点Checkandsave当前第19页\共有62页\编于星期一\15点添加管脚需要注意：

1、命名2、方向当前第20页\共有62页\编于星期一\15点Makeasymbol：Design→CreateCellview→FromPinList当前第21页\共有62页\编于星期一\15点管脚命名必须与电路图中一致当前第22页\共有62页\编于星期一\15点当前第23页\共有62页\编于星期一\15点当前第24页\共有62页\编于星期一\15点调用生成的模块当前第25页\共有62页\编于星期一\15点常用的快捷键i(instance)：插入元件f(fullscreen)：全屏幕w(wire)：连线p(pin):加管脚q(quality):编辑属性e：进入下一层模块ctrl+e：返回上一层模块[:缩小两倍]:放大两倍当前第26页\共有62页\编于星期一\15点1、Virtuoso简介2、如何进入Virtuoso3、电路图的绘制4、电路图的仿真与分析5、版图的绘制6、版图的验证DRC/LVS7、版图后仿真主要内容当前第27页\共有62页\编于星期一\15点仿真环境：Tools→AnalogEnvironment当前第28页\共有62页\编于星期一\15点添加库文件：Setup→ModelLibraries当前第29页\共有62页\编于星期一\15点Browse→Add当前第30页\共有62页\编于星期一\15点设定仿真参数:Analyses→Choose当前第31页\共有62页\编于星期一\15点当前第32页\共有62页\编于星期一\15点当前第33页\共有62页\编于星期一\15点节点电流：Outputs→ToBeSavedSelectOnSchematic当前第34页\共有62页\编于星期一\15点保存仿真参数：Session→Savestate当前第35页\共有62页\编于星期一\15点netlistandrun与run当前第36页\共有62页\编于星期一\15点simulation→Outputlog当前第37页\共有62页\编于星期一\15点瞬态/静态电压、瞬态/静态电流、幅度、相位、工作状态……当前第38页\共有62页\编于星期一\15点仿真结果的测量当前第39页\共有62页\编于星期一\15点1、Virtuoso简介2、如何进入Virtuoso3、电路图的绘制4、电路图的仿真与分析5、版图的绘制6、版图的验证DRC/LVS7、版图后仿真主要内容当前第40页\共有62页\编于星期一\15点必须确保绘制版图需要的工艺文件与版图所在的库是在同一个目录下的当前第41页\共有62页\编于星期一\15点Options→Display→Minorspacing当前第42页\共有62页\编于星期一\15点LSWAV(allvisible)；NV(nonvisible)；AS(allselectable)；NS(nonselectable)。

当前第43页\共有62页\编于星期一\15点常用的快捷键r：绘制长方形c：copyF4：part/fulls：stretcho：添加contact或viai：调用模块q：修改属性k：尺shift+k：取消所有尺l：加labelx/shift+x：进入底层模块shift+b：返回顶层模块shift+z：缩小一半ctrl+z：增大两倍p：pathshift+c：chopF3：改变操作属性shift+f：显示具体层ctrl+f：显示模块u：undo当前第44页\共有62页\编于星期一\15点1、Virtuoso简介2、如何进入Virtuoso3、电路图的绘制4、电路图的仿真与分析5、版图的绘制6、版图的验证DRC/LVS7、版图后仿真主要内容当前第45页\共有62页\编于星期一\15点版图的设计错误可以分成两类：违反几何设计规则的错误——检查工具DRC(DesignRulesCheck)。版图与原理图一致性的错误——检查工具LVS(LayoutversusSchematic)。当前第46页\共有62页\编于星期一\15点Calibre→RunDRC当前第47页\共有62页\编于星期一\15点Rules→RunDRC当前第48页\共有62页\编于星期一\15点查找错误当前第49页\共有62页\编于星期一\15点LVS(Layoutvs.Schematic)

Inputthenetlist当前第50页\共有62页\编于星期一\15点由版图生成.gds文件

thereisnoerrorsandwarningmessages当前第51页\共有62页\编于星期一\15点LVS-1当前第52页\共有62页\编于星期一\15点LVS-1当前第53页\共有62页\编于星期一\15点RunLVS当前第54页\共有62页\编于星期一\15点LVS-2111#addfull/relativepathtoreplacexxx112setenvSOURCE_PATH"/home/zhaozhe/lvs_as/op_schematic"113#setenvSOURCE_PATH"mpw_08"114#setenvSOURCE_PATH"good"115116#addschematictopcellnametoreplacexxx117setenvSOURCE_PRIMARY"opamp"118119#setenvSOURCE_PRIMARY"top_ma"120#setenvSOURCE_PRIMARY"HDPWM_top_with_buffer"121#setenvSOURCE_PRIMARY"dual_vco_top"122#setenvSOURCE_PRIMARY"dual_vco_vc_gen"123124#addfull/relativepathtoreplacexxx125setenvLAYOUT_PATH"/home/zhaozhe/lvs_as/OP_CL_3p.calibre.gds"126#setenvLAYOUT_PATH"mpw_08.gds"127#setenvLAYOUT_PATH"../gdsDPWM/dual_vco_top.gds"128129#addlayouttopcellnametoreplacexxx130setenvLAYOUT_PRIMARY"OP_CL_3p"131#setenvLAYOUT_PRIMARY"mpw_08"132#setenvLAYOUT_PRIMARY"HDPWM_top_with_buffer"./nameofrules当前第55页\共有62页\编于星期一\15点当前第56页\共有62页\编于星期一\15点1、Virtuoso简