计算机组成原理第3章习题参考答案(DOC)

第3章习题参考答案PAGE4第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1)该存储器能存储多少字节的信息？(2)如果存储器由512K×8位SRAM芯片组成，需要多少片？(3)需要多少位地址作芯片选择？解：(1)该存储器能存储：(2)需要(3)用512K8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。所以只需一位最高位地址进行芯片选择。2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M×8位的DRAM芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；

(1)若每个内存条为16M×64位，共需几个内存条?

(2)每个内存条内共有多少DRAM芯片?

(3)主存共需多少DRAM芯片?CPU如何选择各内存条?解：(1)共需内存条(2)每个内存条内共有个芯片(3)主存共需多少个RAM芯片，共有4个内存条，故CPU选择内存条用最高两位地址A24和A25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。3、用16K×8位的DRAM芯片构成64K×32位存储器，要求：(1)画出该存储器的组成逻辑框图。(2)设存储器读/写周期为0.5μS，CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1)用16K×8位的DRAM芯片构成64K×32位存储器，需要用个芯片，其中每4片为一组构成16K×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0D7、D8D15、D16D23和D24D31，其余同名引脚互连)，需要低14位地址(A0A13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A0A6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A14、A15通过2：4译码器实现4组中选择一组。画出逻辑框图如下。(2)设刷新周期为2ms，并设16K8位的DRAM结构是1281288存储阵列，则对所有单元全部刷新一遍需要128次(每次刷新一行，共128行)若采用集中式刷新，则每2ms中的最后1280.5s=64s为集中刷新时间，不能进行正常读写，即存在64s的死时间若采用分散式刷新，则每1s只能访问一次主存，而题目要求CPU在1μS内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不是最适合的比较适合采用异步式刷新：采用异步刷新方式，则两次刷新操作的最大时间间隔为，可取15.5s；对全部存储单元刷新一遍所需的实际刷新时间为：15.5s128=1.984ms；采用这种方式，每15.5s中有0.5s用于刷新，其余的时间用于访存(大部分时间中1s可以访问两次内存)。4、有一个1024K×32位的存储器，由128K×8位的DRAM芯片构成。问：(1)总共需要多少DRAM芯片?(2)设计此存储体组成框图。(3)采用异步刷新方式，如单元刷新间隔不超过8ms，则刷新信号周期是多少?解：(1)需要片，每4片为一组，共需8组7．某机器中，已知配有一个地址空间为0000H3FFFH的ROM区域。现在再用一个RAM芯片(8K×8)形成40K×l6位的RAM区域，起始地为6000H。假设RAM芯片有和信号控制端。CPU的地址总线为A15A0，数据总线为D15D0，控制信号为(读/写)，(访存)，要求：(1)画出地址译码方案。(2)将ROM与RAM同CPU连接。解：(1)由于RAM芯片的容量是8K×8，要构成40K×16的RAM区域，共需要，分为5组，每组2片；8K=213，故低位地址为13位：A12~A0每组的2片位并联，进行字长的位扩展有5组RAM芯片，故用于组间选择的译码器使用3:8译码器，用高3位地址A15~A13作译码器的选择输入信号地址分配情况：各芯片组各组地址区间A15A14A13138的有效输出ROM0000H3FFFH000001010RAM16000H7FFFH011RAM28000H9FFFH100RAM3A000HBFFFH101RAM4C000HDFFFH110RAM5E000HFFFFH111注：RAM1RAM5各由2片8K8芯片组成，进行字长位扩展各芯片组内部的单元地址是A12~A0由全0到全1(2)ROM、RAM与CPU的连接如图：8、设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T＝100ns，数据总线宽度为64位，总线传送周期，=50ns。求：顺序存储器和交叉存储器的带宽各是多少?解：顺序存储器和交叉存储器连续读出m=8个字的信息总量都是：q=64位×8=512位顺序存储器和交叉存储器连续读出8个字所需的时间分别是：t1=mT=8×100ns=8×10-7st2=T+(m-1)τ=100ns+7×50ns=450ns=4.5×10-7s顺序存储器和交叉存储器的带宽分别是：W1=q/t1=512/(8×10-7)=64×107[位/s]W2=q/t2=512/(4.5×10-7)=113.8×107[位/s]9、CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache／主存系统的效率和平均访问时间。解：cache的命中率：主存慢于Cache的倍率：Cache/主存系统的效率：平均访问时间：10、已知cache存储周期40ns，主存存储周期200ns，cache/主存系统平均访问时间为50ns，求cache的命中率是多少?解：已知cache／主存系统平均访问时间ta=50ns由于所以有11、某计算机采用四体交叉存储器，今执行一段小循环程序，此程序放在存储器的连续地址单元中，假设每条指令的执行时间相等，而且不需要到存储器存取数据，请问在下面两种情况中（执行的指令数相等），程序运行的时间是否相等。(1)循环程序由6条指令组成，重复执行80次。(2)循环程序由8条指令组成，重复执行60次。解：设取指周期为T，总线传送周期为τ，每条指令的执行时间相等，并设为t0，存储器采用四体交叉存储器，且程序存放在连续的存储单元中，故取指令操作采用流水线存取方式，两种情况程序运行的总的时间分别为：(1)t=(T+5τ+6t0)*80=80T+400τ+480t0(2)t=(T+7τ+8t0)*60=60T+420τ+480t0所以不相等12、一个由主存和Cache组成的二级存储系统，参数定义如下：Ta为系统平均存取时间，T1为Cache的存取时间，T2为主存的存取时间，H为Cache命中率，请写出Ta与T1、T2、H参数之间的函数关系式。解：13、一个组相联cache由64个行组成，每组4行。主存储器包含4K个块，每块128个字。请表示内存地址的格式。解：主存4K个块，每块128个字，共有4K128=219个字，故主存的地址共19位；共4K个块，故块地址为12位；每块128个字，故块内的字地址为7位Cache有64行，每组4行，共16组，故组号4位，组内页号2位组相联方式是组间直接映射，组内全相联映射方式；所以主存的块地址被分为两部分：低4位为在cache中的组号，高8位为标记字段，即19位内存地址的格式如下：tag组号字地址8位4位7位14、有一个处理机，内存容量1MB，字长1B，块大小16B，cache容量64KB，若cache采用直接映射式，请给出2个不同标记的内存地址，它们映射到同一个cache行。解：Cache共有，行号为12位采用直接映射方式，所以cache的行号i与主存的块号j之间的关系为：，m为cache的总行数20位的内存地址格式如下：tag行号字地址4位12位4位两个映射到同一个cache行的内存地址满足的条件是：12位的行号相同，而4位的标记不同即可，例如下面的两个内存地址就满足要求：00000000000000000000=00000H与00010000000000000000=10000H15、假设主存容量16M32位，cache容量64K32位，主存与cache之间以每块432位大小传送数据，请确定直接映射方式的有关参数，并画出主存地址格式。解：由已知条件可知Cache共有，行号为14位主存共有，块地址为22位，由行号和标记组成cache的行号i与主存的块号j之间的关系为：