微型计算机的存储器

微型计算机的存储器第一页，共七十七页，编辑于2023年，星期二本章主要目标熟练掌握存储器扩展方法及典型应用。第二页，共七十七页，编辑于2023年，星期二5.1存储器概述内存（RAM+ROM）：半导体存储器(本章内容)存储器U盘和移动硬盘外存磁盘光盘软盘硬盘5.1存储器概述结束第三页，共七十七页，编辑于2023年，星期二5.2半导体存储器分类及性能指标半导体存储器分类半导体存储器主要指标第四页，共七十七页，编辑于2023年，星期二5.2.1半导体存储器分类半导体存储器RAM静态RAM（SRAM）动态RAM（DRAM）ROM掩膜型ROM可编程ROM（PROM）可擦除可编程ROM（EPROM）电可擦除可编程ROM（E2PROM)5.2.1半导体存储器分类结束第五页，共七十七页，编辑于2023年，星期二5.2.2半导体存储器主要指标一、存储容量指每一个存储芯片或模块能够存储的二进制位数。1B=8bit；1KB=210B=1024B；1MB=210KB=1024KB；1GB=210MB=1024MB；1TB=210GB=1024GB。存储器容量=单元数×数据位数存储器容量=2地址线位数×数据线位数第六页，共七十七页，编辑于2023年，星期二5.2.2半导体存储器主要指标二、存取速度从CPU给出有效的存储器地址到存储器输出有效数据所需要的时间。内存的存取速度通常以ns为单位。三、带宽每秒传输数据总量。带宽=存储器总线频率×数据宽度/8（单位：字节/S）5.2半导体存储器分类及性能指标5.2.2半导体存储器主要指标结束第七页，共七十七页，编辑于2023年，星期二5.3随机存取存储器一、SRAM二、DRAM第八页，共七十七页，编辑于2023年，星期二一、SRAM第九页，共七十七页，编辑于2023年，星期二SRAM一般结构A0Y译码器X译码器存储器逻辑控制存储体阵列AiAi+1Ai+2…Am-1A0A1A2:Ai-1OEWECED0D1D2D3:Dn-1…::输出缓冲器第十页，共七十七页，编辑于2023年，星期二

典型SRAM芯片6225662256芯片引脚与容量的关系：容量=单元数*位数=2地址线条数*数据线条数对于62256：容量=215×8位=25×210×8位=32K*8位=256K位第十一页，共七十七页，编辑于2023年，星期二

典型SRAM芯片62256第十二页，共七十七页，编辑于2023年，星期二

典型SRAM芯片62256第十三页，共七十七页，编辑于2023年，星期二二、DRAM5.3随机存取存储器结束第十四页，共七十七页，编辑于2023年，星期二5.4只读存储器一、掩膜ROM（MROM）二、一次可编程ROM（PROM）三、紫外线可擦除可编程ROM（EPROM）四、电可擦除可编程ROM（E2PROM）五、闪速存储器（FlashMemory）第十五页，共七十七页，编辑于2023年，星期二一、掩膜ROM原理：掩膜ROM存储信息是靠MOS管是否跨接来决定0、1，当跨接MOS管，对应位信息为0，当没有跨接（被光刻而去掉），MOS的位置对应的信息为1。第十六页，共七十七页，编辑于2023年，星期二二、PROMPROM一次可编程ROM字线FTVCC位线数据线R原理：PROM是靠存储单元中的熔丝是否熔断决定信息0和1的，当熔丝未断时，信息为1，熔丝烧断时信息记录0。第十七页，共七十七页，编辑于2023年，星期二三、EPROMEPROM可擦除可编程ROMTTRVCC位线数据线字线FAMOS管Tf原理：EPROM是靠FAMOS浮置栅是否积累电荷存储信息0和1的，当浮置栅有足够的电荷积累时，记录的信息为0，没有一定的电荷积累时，信息为1。第十八页，共七十七页，编辑于2023年，星期二EPROM典型芯片27512EPROM主要代表是27系列对于EPROM掌握：1.型号与容量的关系512为512K位=64K*8=64KB再如27128为128K位=32KB2.引脚信号与容量的关系容量=2地址线条数*数据线条数如27512容量=216*8=64KB3.控制信号的含义第十九页，共七十七页，编辑于2023年，星期二四、E2PROM和FlashE2PROM电可擦除可编程只读存储器（ElectricallyErasableProgrambleReadOnlyMemory）可以在线擦除和改写。它主要用于智能工业仪器仪表中存储各种变化不频繁的数据和参数。EEPROM具有断电情况下保存数据的功能，又可以方便地在线改写。闪速存储器（FlashMemory）也称快速擦写存储器或快闪存储器，是Intel公司首先开发，近年来发展起来的一种新型半导体存储器芯片。它采用一种非挥发性存储技术，即掉电后数据信息可以长期保存，在不加电的情况下，信息可以保持10年。又能在线擦除和重写。Flash是由EEPROM发展起来的，因此它属于EEPROM类型。（目前几乎所有主板中的BIOSROM均采用Flash）第二十页，共七十七页，编辑于2023年，星期二E2PROM和Flash典型芯片28010/29010并行E2PROM代表28系列FlashROM代表29系列掌握：1.型号与容量的关系28010和29010为1M位=128K*8=128KB再如28040和29040为4M位=512K*8=512KB2.引脚信号与容量的关系容量=2地址线条数*数据线条数如29010容量=217*8=128KB3.控制信号的含义Vpp,WE,OE,CE等5.4只读存储器结束第二十一页，共七十七页，编辑于2023年，星期二5.5IBMPC/XT的内存空间分配5.5IBMPC/XT的内存空间分配结束扩展内存(ExtendedMemory)高端内存区(HMA)

64KB扩充内存保留内存(上位内存UMB)384KB（显示缓存区和ROM区）常规内存扩展内存640KBA0000HFFFFFHFFFFFFFFFH8086/8088保留内存常规内存00000H9FFFFH(EMM386.EXE)(HIMEM.SYS)第二十二页，共七十七页，编辑于2023年，星期二5.6存储器的扩展1．为什么要扩展？任何存储器芯片（RAM和ROM）的容量都是有限的，当实际系统需要更大存储容量时，就必须采用多片现有的存储器芯片构成较大容量的存储器模块，这就是所谓的存储器扩展。2．扩展存储器有三种基本方法（1）字扩展：单元数的扩展（地址线增加）（2）位扩展：数据位的扩展（数据线增加）（3）字位全扩展：单元数和位数都扩展第二十三页，共七十七页，编辑于2023年，星期二地址译码常用方法1.线译码方式仅用一根高位地址线选择芯片。2.部分译码方式仅用部分高位地址线参与译码。3.全译码方式所有地址线全部译码工作。第二十四页，共七十七页，编辑于2023年，星期二线选法当存储器容量不大，所使用的存储芯片数量不多，而CPU寻址空间远远大于存储器容量时，可用高位地址线直接作为存储芯片的片选信号，每一根地址线选通一块芯片，这种方法称为线选法。（1）8KBCS（2）8KBCS（3）8KBCS（3）8KBCS1111A13A14A16A15A0~A12线选结构示意图第二十五页，共七十七页，编辑于2023年，星期二4个片选信号必须使用4根地址线，电路结构简单，缺点是：系统必须保证A16～A13不能同时为有效低电平；因为最高段地址信号（A19～A15）不参与译码，因此存在地址重叠问题。A13

A16A14

A15思考：试写出各芯片占用的地址空间。R/WD0~D7A0~A12④8K*8D0~7③8K*8D0~7②8K*8D0~7CS1

①8K*8D0~7第二十六页，共七十七页，编辑于2023年，星期二部分译码法用高位地址中的一部分地址进行译码产生片选信号。

8KB(2)CS

8KB(1)CS

8KB(8)CS2-4译码器A0~A12A13~A14Y0Y1Y3…第二十七页，共七十七页，编辑于2023年，星期二芯片A19~A15

A14A13A12~A0地址空间（顺序方式）①000000000000000～1111111111111②01③10④11与全译码方式的唯一区别是：系统最高段地址信号（A19～A15

）不参与片选译码，即这几位地址信号可以为任何值。共占用25组地址00000……11000……1111111000110001100000000H～01FFFH……C0000H～C1FFFH……F8000H～F9FFFH造成地址空间的重叠C2000H～C3FFFHC4000H～C5FFFHC6000H～C7FFFH第二十八页，共七十七页，编辑于2023年，星期二全译码法用全部的高位地址进行译码产生片选信号。

8KB(2)CS

8KB(1)CS

8KB(4)CS译码器A0~A12A13~A19Y0Y1Y3…第二十九页，共七十七页，编辑于2023年，星期二芯

片A19~A15

A14A13A12~A0地址空间（顺序方式）①C0000H～C1FFFH②C2000H～C3FFFH③C4000H～C5FFFH④C6000H～C7FFFH全译码方式下，系统的每一条地址线都应该参与译码。设该扩展存储器占用0C0000H开始的一段连续地址空间，则可用下表表示系统地址信号与各芯片所占地址空间的关系：0000000000000～11111111111111100000110000111000101100011从该表中可以看出：

低位地址线A12~A0应直接接在存储芯片上，寻址片内8K单元；次高位地址线A14~A13译码后产生片选信号区分4个存储芯片；最高位地址线A19~A15及控制信号M/(/IO)可用作片选信号有效的使能控制。第三十页，共七十七页，编辑于2023年，星期二地址译码实现方法1.门电路译码用TTL或CMOS数字电路实现译码。2.专用译码器译码用专用译码器如2-4/3-8译码器译码。3.用可编程器件PLD译码。利用PLD编程译码。第三十一页，共七十七页，编辑于2023年，星期二例1符合要求的全译码电路D0~D7A0~A12④8K*8D0~7③8K*8D0~7②8K*8D0~7CS1

①8K*8D0~7

用门电路完成片选译码，电路结构看起来比较复杂。A19

A18

A17A16

A13

A14

A15

M//IOR/W第三十二页，共七十七页，编辑于2023年，星期二例2符合要求的全译码电路

用译码器代替门电路完成片选译码，电路工作稳定，结构简练。2－4译码器CSR/WD0~D7A0~A12A19

A18

A17A16

A13

A14

A15

M//IO④8K*8D0~7③8K*8D0~7②8K*8D0~7CS1

①8K*8D0~7第三十三页，共七十七页，编辑于2023年，星期二门电路译码示例要求：利用基本门电路产生地址为3E7H的低电平有效的片选信号。分析:3E7H=1111100111B第三十四页，共七十七页，编辑于2023年，星期二不变地址变地址译码器译码示例要求：产生地址为250H-257H共8个低电平有效的片选信号。分析：对应的地址关系如下：A9A8A7A6A5A4A3A2A1A0地址范围1001010000首地址250H1001010111未地址257H结果：组合后接译码器控制端接输入端第三十五页，共七十七页，编辑于2023年，星期二常用PLD器件简介可利用可编程逻辑器件进行译码，常用的有:PAL（ProgrammableArrayLogic）可编程逻辑阵列（如PAL16R8，PAL20X10等）GAL（GenericArrayLogic）通用逻辑阵列（如GAL16V8，GAL20V8等）EPLD（ErasableProgrammableLogicDevice）可擦除可编程门阵列CPLD（ComplexProgrammableLogicDevice）复杂可编程门阵列FPGA（FieldProgrammableGateArray）现场可编程门阵列等。这些器件可通过软件编程生成各种逻辑及复杂硬件电路，因此可以产生不同译码电路。第三十六页，共七十七页，编辑于2023年，星期二PLD译码示例A0A1A2A3A4A5A6A7A8GNDVccCS8CS7CS6CS5CS4CS3CS2CS1A912345678910I0/CLKI1I2I3I4I5I6I7I8GNDVccF7F6F5F4F3F2F1F0I912345678910以GAL为例并使用FastMap软件编程，逻辑运算规则：或“+”，与“*”，非“/”，例如用GAL16V8产生上例所示地址250H~257H低电平有效的片选信号。即1001010000B~1001010111B编程如下：GAL16V8AddressforEX.VER2005-4MaWHA0A1A2A3A4A5A6A7A8GNDA9CS1CS2CS3CS4CS5CS6CS7CS8VCC

/CS1=A9*/A8*/A7*A6*/A5*A4*/A3*/A2*/A1*/A0/CS2=A9*/A8*/A7*A6*/A5*A4*/A3*/A2*/A1*A0/CS3=A9*/A8*/A7*A6*/A5*A4*/A3*/A2*A1*/A0/CS4=A9*/A8*/A7*A6*/A5*A4*/A3*/A2*A1*A0/CS5=A9*/A8*/A7*A6*/A5*A4*/A3*A2*/A1*/A0/CS6=A9*/A8*/A7*A6*/A5*A4*/A3*A2*/A1*A0/CS7=A9*/A8*/A7*A6*/A5*A4*/A3*A2*A1*/A0/CS8=A9*/A8*/A7*A6*/A5*A4*/A3*A2*A1*A0DESCRIPTION第三十七页，共七十七页，编辑于2023年，星期二一、位扩展位扩展：是用多个存储芯片组成一个整体，使数据位数增加，但单元个数不变。方法：(1)芯片的地址线全部并联且与地址总线相应的地址线连接。(2)片选信号线并联，可以接控制总线中的存储器选择信号，也可以接地址线高位，或接地址译码器的输出端。(3)读写信号并联接到控制总线中的读写控制线上。(4)数据线分高低部分分别与数据总线相应位连接。第三十八页，共七十七页，编辑于2023年，星期二位扩展示例1M×1位SRAM构成1M×8位的SRAM存储器模块WR第三十九页，共七十七页，编辑于2023年，星期二二、字扩展

字扩展：存储单元数的扩展，由于存储单元的个数取决于地址线，而与数据线无关，因此，字扩展实际上就是地址线的扩展，即增加地址线。方法：(1)各芯片的数据线并联且接至数据总线的相应数据线上。(2)芯片本身的地址线并联到地址总线的地址线上（视地址分配情况定），地址总线高位接译码器，译码器输出端接到各个芯片的片选信号。即存储器芯片的片选信号分开，分别接到地址译码器不同的输出端。(3)读写控制信号与控制总线中相应的信号相连。第四十页，共七十七页，编辑于2023年，星期二字扩展示例地址求法：（1）高位地址通过各芯片的片选信号有效反推得到（2）低位地址（芯片本身地址）从全0~全1（3）高低地址依次排列找出地址范围由2K×8位SRAM芯片，构成8K×8位的存储器模块第四十一页，共七十七页，编辑于2023年，星期二字扩展示例地址范围第四十二页，共七十七页，编辑于2023年，星期二三、字位全扩展字位全扩展：将位扩展和字扩展结合起来组成一个存储器模块，即既增加单元数，又扩大每个单元的数据位数。方法：（1）计算出组成存储器模块所需总的芯片数。（2）进行位扩展。（3）将位扩展后的部分作为整体进行字扩展。第四十三页，共七十七页，编辑于2023年，星期二字位全扩展示例用1K×4位SRAM构成4K×8位的SRAM存储器模块，存储器空间为从08000H开始。CSA9-A01K╳4(0#)WED3~D0A10A11WED3~D01K╳4(4#)CSA9-A0D3-D0D7-D4CSA9-A01K╳4(3#)WED3~D0CSA9-A0WED3~D01K╳4(7#)CSA9-A01K╳4(2#)WED3~D0WED3~D01K╳4(6#)CSA9-A0CSA9-A01K╳4(1#)WED3~D0WED3~D01K╳4(5#)CSA9-A0D7-D0WRA9-A0(I)(IV)(III)(II)74LS30Y3Y2Y1Y0译码器2-4ABGA19A16A14A12A15M/IO第四十四页，共七十七页，编辑于2023年，星期二字位全扩展示例地址5.6存储器的扩展结束第四十五页，共七十七页，编辑于2023年，星期二5.7微机内存层次结构第四十六页，共七十七页，编辑于2023年，星期二一、主存储器2.基于8086和80286

16位存储系统3.基于80386和80486

32位存储系统4.基于Pentium~Pentium4的64位存储系统

存储器组织1.基于8088的8位存储系统第四十七页，共七十七页，编辑于2023年，星期二8位存储器组织-8088第四十八页，共七十七页，编辑于2023年，星期二*补充：8086的16位存储器接口BANK1奇数地址BANK0偶数地址D15-D0D7-D0D15-D8A19-A0译码器控制信号体选信号和读写控制如何产生？如何连接？数据总线为16位，但存储器按字节进行编址用两个8位的存储体(BANK)构成16位第四十九页，共七十七页，编辑于2023年，星期二*8086的16位存储器接口两种译码方法:1、独立的存储体译码器每个存储体用一个译码器；缺点：电路复杂，使用器件多。2、独立的存储体写选通译码器共用，但为每个存储体产生独立的写控制信号（无需为每个存储体产生独立的读信号）。电路简单，节省器件。第五十页，共七十七页，编辑于2023年，星期二1）独立的存储体译码器D15-D8D7-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7-D0D7-D064KB×8片64KB×8片CS#Y0#Y7#Y0#Y7#CBAA19A18A17CBAA19A18A17CS#G1G2A#G2B#G1G2A#G2B#OE#WE#OE#WE#MEMR#MEMW#BHE#A0VccVcc注意这些信号线的连接方法第五十一页，共七十七页，编辑于2023年，星期二2）独立的存储体写选通D15-D8D7-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7-D0D7-D064KB×8片64KB×8片CS#Y0#Y7#CBAA19A18A17CS#G1G2A#G2B#OE#WE#OE#WE#MEMR#BHE#A0VccGNDMEMW#≥1≥1每个存储体用不同的读控制信号第五十二页，共七十七页，编辑于2023年，星期二16位存储器组织-8086/80286独立的存储体写选通第五十三页，共七十七页，编辑于2023年，星期二16位存储器接口结构FFFFEHFFFFCH···(偶体)00002H00000HFFFFFHFFFFDH···(奇体)00003H00001H地址锁存器数据总线收发器8086A0～A19___BHED0～D15A0A1～A19___BHE数据总线(16位)D0～D7D8～D15地址总线第五十四页，共七十七页，编辑于2023年，星期二选体信号A0和BHE的联合控制操作A0BHE操作(读/写)00同时访问两个存储体，读/写16位数据01只访问偶体，读/写低8位数据10只访问奇体，读/写高8位数据11无操作第五十五页，共七十七页，编辑于2023年，星期二32存储器组织-80386/80486第五十六页，共七十七页，编辑于2023年，星期二64位存储器组织-Pentium-Pentium4第五十七页，共七十七页，编辑于2023年，星期二存储器模块简介DIP内存、SIMM内存、DIMM内存、FPMDRAM、EDODRAM、SDRAM、DDRDRAM内存接插形式的发展历程/show.aspx?id=17&cid=12第五十八页，共七十七页，编辑于2023年，星期二二、高速缓冲存储器Cache一般由两部分组成：一部分存放由主存储器来的数据，另一部分存放该数据所在主存储器的地址，因此又把这一部分称作目标地址标记存储器，简称TAG存储器。1．数据读取方法Cache的数据读取有三种方法：直接映射法（Directmapped）、N路集合相关法（N-waysetassociative）和完全相关法（Fullyassociative）。2．数据写入方法通写：写时更改Cache内容，且更改对应地址主存中的内容。回写：写时仅更改Cache中的数据，速度快。第五十九页，共七十七页，编辑于2023年，星期二三、虚拟内存虚拟存储器（VirtualMemory）简称虚拟内存，是在内存不足的情况下，用硬盘的一部分空间模拟内存的一种虚设内存，并不是真正的内存。但软件可以将其当成一般内存使用，从使用角度看，除了速度比内存慢外，其它与内存没有什么区别。5.7微机内存层次结构结束第六十页，共七十七页，编辑于2023年，星期二5.8CMOS/ROMBIOS/SHADOWRAM一、CMOSRAM1.本义：CMOSRAM（简称CMOS）是一种非挥发性随机读写存储器（NVRAM—NonvolatileRAM），又称为互补金属氧化物半导体（CMOS）存储器。2.功能：存放系统的各种配置和设置信息。主要信息：系统日期和时间、系统安全特性、能源管理设置、存储设备、键盘和鼠标、I/O地址分配、视频设置及其它可选特性等。第六十一页，共七十七页，编辑于2023年，星期二对CMOSRAM操作CMOS在系统中占用两个I/O地址70H：CMOS地址端口地址71H：CMOS数据端口地址CMOS读写两步骤1.向70H写CMOS地址2.对71H读或写数据第六十二页，共七十七页，编辑于2023年，星期二二、ROMBIOS1.含义:

ROMBIOS即基本输入/输出系统（BIOS—BasicInput/OutputSystem）。ROMBIOS是指固化到只读存储器中的软件程序模块即基本输入/输出系统程序模块，有时称为固件。2.作用:BIOS的主要功能就是对系统硬件进行测试和CMOS所有参数的设置，包括：基本参数设置（包括系统时钟、显示器类型、启动时对自检错误处理的方式等）、磁盘驱动器设置、键盘参数设置、存储器测试设置、Cache存储器设置、ROMShadow设置、安全设置、总线周期参数设置、电源管理设置、PCI局部总线参数设置、板上集成接口设置以及其它参数设置等。3.说明:Pentium之前用EPROM，Pentium之后用Flash存BIOS程序。第六十三页，共七十七页，编辑于2023年，星期二ROMBIOS的组成BIOS程序主要分为三部分。自检及初始化程序测试计算机工作状态是否良好。在开机到计算机开始工作之间会产生延迟，有时把它称作加电自检（POST）。这部分包括系统建立、加电自检、初始化以及磁盘自举等。ROMBIOS例程:系统启动后的主体。系统参数设置:设置系统的参数并存入CMOS中。第六十四页，共七十七页，编辑于2023年，星期二三、ShadowRAM1.含义:影子内存即ShadowRAM的内容是ROMBIOS的“影子”。2.功能:用来存放各种ROMBIOS的内容，或者说ShadowRAM中的内容是ROMBIOS的拷贝。第5章微型计算机的存储器5.8CMOS/ROMBIOS/SHADOWRAM结束第六十五页，共七十七页，编辑于2023年，星期二课堂练习1、已知一个存储器子系统如图所示，试指出其中RAM和EPROM的存储容量以及各自的地址范围。RAMCSWEA14A12A11D7～D0CPUI/O1～I/O8Y0Y1Y7G1G2BG2AACBRD74LS138WRA10～A0OEA19A13M/IOA18A16A15A17A10～A0OECEA11A10～A0Y5Y6EPROMD7～D0第六十六页，共七十七页，编辑于2023年，星期二课堂练习2、利用EPROM2732(4K×8位)、SRAM6116(2K×8位)及译码器74LS138,设计一个存储容量为16KBROM和8KBRAM的存储子系统。要求ROM的地址范围为F8000H～FBFFFH，RAM的地址范围为FC000H～FDFFFH。系统地址总线20位(A0～A19)，数据总线8位(D0～D7)，控制信号为RD#、WR#、M#/IO(低为访问存储器，高为访问I/O接口)。3、基于PX/XT总线，利用SRAM628512(512K×8位)、EPROM27512(64K×8位)芯片设计存储器容量为1MB的存储系统。要求RAM区占512KB，地址范围:00000H-7FFFFH、ROM区占128KB，地址范围:E0000H-FFFFFH。第六十七页，共七十七页，编辑于2023年，星期二课堂练习第六十八页，共七十七页，编辑于2023年，星期二课堂练习第六十九页，共七十七页，编辑于2023年，星期二课堂练习第七十页，共七十七页，编辑于2023年，星期二课堂练习第七十一页，共七十七页，编辑于2023年，星期二

课堂练习1解：

A19A18A17A16A15A14A13A12A11A10～A0RAM地址范围：1111100100～0(F9000H)…1111100101～1(F97FFH)2KB