集成电路设计基础课件

《集成电路设计基础》山东大学信息学院刘志军6/6/20231《集成电路设计基础》上次：第2章集成电路材料、结构与理论

2.1引言

2.2集成电路材料

2.3半导体基础知识

2.4PN结与结型二极管

2.5双极型晶体管

2.6金属半导体场效应晶体管MESFET2.7MOS晶体管的基本结构与工作原理6/6/20232《集成电路设计基础》第3章集成电路工艺简介3.1引言

3.2外延生长工艺3.3掩模的制版工艺

3.4光刻工艺3.5掺杂工艺3.6绝缘层形成工艺3.7金属层形成工艺6/6/20233《集成电路设计基础》3.1引言*为何要介绍IC制造工艺？*集成电路设计人员虽然不需要直接参与集成电路的工艺流程和掌握工艺的细节，但了解集成电路制造工艺的基本原理和过程，对于集成电路设计大有裨益。*本章简单介绍集成电路的基本加工工艺。*这些工艺可应用于各类半导体器件和集成电路的制造过程。6/6/20234《集成电路设计基础》无生产线集成电路设计技术随着集成电路发展的过程，其发展的总趋势是革新工艺、提高集成度和速度。设计工作由有生产线集成电路设计到无生产线集成电路设计的发展过程。无生产线（Fabless）集成电路设计公司。如美国有200多家、台湾有100多家这样的设计公司。6/6/20235《集成电路设计基础》代客户加工（代工）方式芯片设计单位和工艺制造单位的分离，即芯片设计单位可以不拥有生产线而存在和发展，而芯片制造单位致力于工艺实现，即代客户加工（简称代工）方式。代工方式已成为集成电路技术发展的一个重要特征。6/6/20236《集成电路设计基础》无生产线设计与代工方式的关系图（S图）6/6/20237《集成电路设计基础》PDK文件首先，代工单位将经过前期开发确定的一套工艺设计文件PDK（PocessDesignKits)通过因特网传送给设计单位。PDK文件包括：工艺电路模拟用的器件的SPICE参数，版图设计用的层次定义，设计规则，晶体管、电阻、电容等元件和通孔（VIA）、焊盘等基本结构的版图，与设计工具关联的设计规则检查（DRC）、参数提取（EXT）和版图电路对照（LVS）用的文件。6/6/20238《集成电路设计基础》电路设计和电路仿真设计单位根据研究项目提出的技术指标，在自己掌握的电路与系统知识的基础上，利用PDK提供的工艺数据和CAD/EDA工具，进行电路设计、电路仿真（或称模拟）和优化、版图设计、设计规则检查DRC、参数提取和版图电路图对照LVS，最终生成通常称之为GDS-Ⅱ格式的版图文件。再通过因特网传送到代工单位。6/6/20239《集成电路设计基础》掩模与流片代工单位根据设计单位提供的GDS-Ⅱ格式的版图数据，首先制作掩模（Mask），将版图数据定义的图形固化到铬板等材料的一套掩模上。一张掩模一方面对应于版图设计中的一层的图形，另一方面对应于芯片制作中的一道或多道工艺。在一张张掩模的参与下，工艺工程师完成芯片的流水式加工，将版图数据定义的图形最终有序的固化到芯片上。这一过程通常简称为“流片”6/6/202310《集成电路设计基础》参数测试和性能评估设计单位对芯片进行参数测试和性能评估。符合技术要求时，进入系统应用。从而完成一次集成电路设计、制造和测试与应用的全过程。否则再进行改进和优化，才能进入下一次循环直至成功。6/6/202311《集成电路设计基础》代工工艺代工（Foundry）厂家很多，如：无锡上华（0.6/0.5mCOS和4mBiCMOS工艺)上海先进半导体公司(1mCOS工艺)首钢NEC(1.2/0.18mCOS工艺)上海华虹NEC(0.35mCOS工艺)上海中芯国际(8英寸晶圆0.25/0.18mCOS工艺)6/6/202312《集成电路设计基础》在建、筹建半导体厂家宏力8英寸晶圆0.25/0.18mCOS工艺华虹NEC8英寸晶圆0.25mCOS工艺台积电(TSMC)在松江筹建8英寸晶圆0.18mCOS工艺联华(UMC)在苏州筹建8英寸晶圆0.18mCOS工艺等等。6/6/202313《集成电路设计基础》境外代工厂家一览表6/6/202314《集成电路设计基础》芯片工程与多项目晶圆计划F&F(FablessandFoundry)模式工业发达国家通过组织无生产线IC设计的芯片计划来促进集成电路设计的专业发展、人才培养、技术研究和中小企业产品开发，而取得成效。这种芯片工程通常由大学或研究所作为龙头单位负责人员培训、技术指导、版图汇总、组织芯片的工艺实现，性能测试和封装。大学教师、研究生、研究机构、中小企业作为工程受益群体，自愿参加，并付一定费用。6/6/202315《集成电路设计基础》多项目晶圆MPW多项目晶圆MPW（multi-projectwafer)技术服务是一种国际科研和大学计划的流行方式。MPW技术把几到几十种工艺上兼容的芯片拼装到一个宏芯片（Macro-Chip）上然后以步进的方式排列到一到多个晶圆上，制版和硅片加工费用由几十种芯片分担，极大地降低芯片研制成本，在一个晶圆上可以通过变换版图数据交替布置多种宏芯片。6/6/202316《集成电路设计基础》芯片工程与多项目晶圆计划6/6/202317《集成电路设计基础》代工单位与其他单位关系图6/6/202318《集成电路设计基础》集成电路设计需要的知识范围集成电路设计：门槛很高系统知识：应用范围涉及面很广电路知识：是核心知识（技术和经验）工具知识：包括硬件描述语言和设计流程工艺知识：微电子技术和版图设计经验6/6/202319《集成电路设计基础》集成电路工艺简介以下对集成电路制造工艺进行介绍，包括：外延生长、掩模制版、光刻、掺杂、绝缘层、金属层形成等等。6/6/202320《集成电路设计基础》3.2外延生长工艺

•“外延”指在单晶衬底上生长一层新单晶的技术。新生单晶层的晶向取决于衬底，由衬底向外延伸而成，故称“外延层”。

•外延生长之所以重要，在于外延层中的杂质浓度可以方便地通过控制反应气流中的杂质含量加以调节，而不依赖于衬底中的杂质种类与掺杂水平。

6/6/202321《集成电路设计基础》外延生长双极型集成电路元器件间的隔离问题可通过外延与隔离扩散技术相结合而获得解决。外延技术还可用于解决高频功率器件的击穿电压与集电极串联电阻对集电极电阻率要求之间的矛盾；掺杂较少的外延层保证了较高的击穿电压，高掺杂的衬底降低了集电极的串联电阻。6/6/202322《集成电路设计基础》外延生长气相外延生长

这是一种在集成电路制造中最普遍采用的硅外延工艺，该工艺利用加热来提供化学过程进行所需的能量。

6/6/202323《集成电路设计基础》外延生长

如上图所示Si基片放在石英管中的石墨板上，SiCl4、H2及气态杂质原子通过反应管。在外延过程中，石墨板被石英管周围的射频线圈加热到1500-2000度，在高温下发生了SiCl4+2H2→Si+4HCl↑的反应，释放出的Si原子在基片表面形成单晶硅，典型的生长速度为0.5~1μm/min。6/6/202324《集成电路设计基础》外延生长金属有机物气相外延生长（MOVPE：MetalorganicVaporPhaseEpitaxy）

金属有机物气相外延生长（MOVPE）开始于20世纪60年代后期，该工艺一般使用III族元素有机化合物和V族元素氢化物。由于VPE中使用的物质只有在高温下才能挥发成气体，故VPE是一种热壁工艺，它必须在炉子里加热，在石英反应管中进行。而MOVPE与VPE不同之处在于它是一种冷壁工艺，只要将衬底控制在一定温度就可以了。

6/6/202325《集成电路设计基础》外延生长分子束外延生长（MBE：MolecularBeamEpitaxy）

这种方法有生长半导体器件级质量的膜的能力，生长厚度有原子级精度。MBE系统的基本要求是超高真空，基本工艺流程包含产生轰击衬底上生长区的III、V族元素的分子束等。MBE几乎可以在GaAs基片上生长无限多的外延层，经过MBE法，衬底在垂直方向上的结构变化具有特殊的物理性质。

6/6/202326《集成电路设计基础》3.3掩模制版工艺

在外延的晶圆上，工艺工程师可以开始集成电路制造的一系列工序。电路设计工程师为集成电路的制造设计出了一系列物理定义的抽象表达

版图。在计算机及辅助设计软件中设计的集成电路版图要送到工艺线上生产时，必须要经过一个重要的中间环节：制版。

制版就是要产生一套分层的版图掩模，为将来进行图形转移，即将设计的版图转移到晶圆上去做准备。

6/6/202327《集成电路设计基础》掩模的制版工艺

(1)早期掩模制作方法：先把版图分层画在纸上，每一层掩模一种图案。版图画得很大，可以达到50×50㎝2或100×100㎝2，将其贴在墙上，用照相机拍照。然后缩小10～20倍，变成5×5～2.5×2.5㎝2或10×10～5×5㎝2的精细底片。这一过程称为初缩。接下去,将初缩版装入步进重复照相机，进一步缩小到2×2㎝2或3.5～3.5㎝2，一步一幅印到铬(Cr)板上，如下图所示，形成一个阵列。6/6/202328《集成电路设计基础》铬(Cr)板阵列版图

6/6/202329《集成电路设计基础》掩模的制版工艺

（2）掩模是用石英玻璃做成的均匀平坦的薄片，表面上涂一层600～800Å厚的铬，使其表面光洁度更高，这称之为铬版(Crmask)，如前图所示。

在接触式曝光方法中，掩模和晶圆尺寸相同，对应于3～8英寸晶圆，需要3～8英寸掩模。不过晶圆是圆的，掩模是方的。6/6/202330《集成电路设计基础》掩模的制版工艺

(3)接触曝光制作的掩模图案失真较大，原因有：

a、图画在纸上，因为热胀冷缩、受潮起皱、铺不平等引起失真；

b、初缩时，照相机有失真；

c、步进重复照相时，同样有失真；

d、从掩模到晶圆上成像，还有失真。

6/6/202331《集成电路设计基础》掩模的制版工艺图案发生器PG(PatternGenerator)方法

在PG法中，规定版图的基本图形为矩形。任何版图都将分解成一系列各种大小、不同位置和方向的矩形条的组合，如下图所示。每个矩形条用5个参数进行描述：（X，Y，A，W，H）

6/6/202332《集成电路设计基础》掩模的制版工艺

人们将这些数据按一定格式录在磁带上，用来控制如图所示的一套制版装置而制得初缩版。而后再将制出的初缩版装入步进重复照相机制作掩模。6/6/202333《集成电路设计基础》掩模的制版工艺X射线制版

由于X射线(X-ray)具有比可见光短得多的波长，可用来制作更高分辩率的掩模版。X射线掩模版的衬底材料与光学版不同，要求对X射线透明，而不一定对可见光或紫外线透明，它们常为硅或硅的碳化物，而金的沉淀薄层可使得掩模版对X射线不透明。虽然X射线可提高分辩率，但问题是要想控制好掩模版上每一小块区域的扭曲度是很困难的。6/6/202334《集成电路设计基础》掩模的制版工艺电子束扫描法(E-BeamScanning)

现在，装备先进的掩模公司、实验室、半导体制造厂都采用电子束来制作掩模。这种技术采用电子束对抗蚀剂进行曝光，这是由于高速电子的波长很短、分辨率很高。高级的电子束制版设备的分辨率可达50nm，这意味着电子束的步进距离为50nm，轰击点的大小也为50nm。

6/6/202335《集成电路设计基础》3.4光刻工艺

光刻是集成电路加工过程中的重要工序。

作用是把掩模版上的图形转换成晶圆上的器件结构。

光刻对集成电路图形结构的形成，如各层薄膜的图形及掺杂区域等，均起着决定性的作用。6/6/202336《集成电路设计基础》特征尺寸

通常可用光刻次数及所需掩模的个数来表示某生产工艺的难易程度。集成电路的特征尺寸是否能够进一步减小，也与光刻技术的近一步发展有密切的关系。

通常人们用特征尺寸来评价一个集成电路生产线的技术水平。

6/6/202337《集成电路设计基础》光刻的要求对光刻的基本要求：

（1）高分辨率

（2）高灵敏度

（3）精密的套刻对准

（4）大尺寸硅片上的加工

（5）低缺陷

6/6/202338《集成电路设计基础》光刻步骤光刻步骤

简介

（1）涂光刻胶（2）曝光（3）显影与后烘（4）刻蚀6/6/202339《集成电路设计基础》（1）涂光刻胶

首先使用旋涂技术对晶圆涂光刻胶。光刻胶一般有两种：

----正性（Positive）光刻胶

----负性（Negative）光刻胶6/6/202340《集成电路设计基础》

正性和负性光刻胶

正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。光刻胶对大部分可见光敏感，对黄光不敏感。因此光刻通常在黄光室（YellowRoom）内进行。6/6/202341《集成电路设计基础》（2）曝光

将光刻掩模覆盖在涂有光刻胶的硅片上，光刻掩模相当于照相底片，一定波长的光线通过这个“底片”，使光刻胶获得与掩模图形同样的感光图形。6/6/202342《集成电路设计基础》（3）显影与后烘

在曝光之后进行显影、定影、坚膜等步骤，在光刻胶膜上有的区域被溶解掉，有的区域保留下来，形成了版图图形。6/6/202343《集成电路设计基础》（4）刻蚀

为获得器件的结构必须把光刻胶的图形转移到光刻胶下面的各层材料上面去。

刻蚀的主要内容就是把经曝光、显影后光刻胶微图形中下层材料的裸露部分去掉，即在下层材料上重现与光刻胶相同的图形。

6/6/202344《集成电路设计基础》光刻工艺图示涂光刻胶

曝光

显影与后烘

腐蚀

腐蚀

6/6/202345《集成电路设计基础》光刻超大规模集成电路对图形转移有如下的要求：（1）图形转移的保真度要高；（2）选择比：（3）均匀性；（4）刻蚀的清洁

。6/6/202346《集成电路设计基础》光刻刻蚀方法分为：干法刻蚀湿法刻蚀。

6/6/202347《集成电路设计基础》（1）干法刻蚀

干法刻蚀是以等离子体进行薄膜刻蚀的技术。

一般是借助等离子体中产生的粒子轰击刻蚀区，是各向异性的刻蚀技术，即在被刻蚀的区域内，各个方向上的刻蚀速度不同。通常Si3N4、多晶硅、金属以及合金材料采用干法刻蚀技术。6/6/202348《集成电路设计基础》（2）湿法刻蚀

湿法刻蚀是将被刻蚀材料浸泡在腐蚀液内进行腐蚀的技术，这是各向同性的刻蚀方法，利用化学反应过程去除待刻蚀区域的薄膜材料。通常SiO2采用湿法刻蚀技术，有时金属铝也采用湿法刻蚀技术。6/6/202349《集成电路设计基础》3.5掺杂工艺

掺杂的目的是制作N型或P型半导体区域，以构成各种器件结构。

掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的三价元素（如硼、锑）或五价元素（如磷、砷等）掺入半导体衬底。通过掺杂，原材料的部分原子被杂质原子代替。6/6/202350《集成电路设计基础》提高杂质浓度或使原衬底改型若在N型衬底上掺杂磷或在P型衬底上掺杂硼，均可提高原衬底表面杂质的浓度；若在N型衬底上掺杂硼或在P型衬底上掺杂磷，可以降低原衬低表面杂质的浓度，或将原衬底改型。

6/6/202351《集成电路设计基础》掺杂工艺•掺杂工艺方法分为：

----热扩散法掺杂

----离子注入法掺杂。6/6/202352《集成电路设计基础》（1）热扩散法掺杂

热扩散是最早使用也是最简单的掺杂工艺，主要用于Si工艺。利用原子在高温下的扩散运动，使杂质原子从浓度很高的杂质源向硅中扩散并形成一定的分布。6/6/202353《集成电路设计基础》

热扩散步骤

热扩散通常分两个步骤进行：

------预淀积（predeposition）

也称预扩散

----推进（drivein）

也称主扩散6/6/202354《集成电路设计基础》

预淀积（预扩散）

预淀积是在高温下利用诸如硼、磷等杂质源对硅片上的掺杂窗口进行扩散，在窗口处形成一层较薄但具有较高浓度的杂质层。这是一种恒定表面源的扩散过程。6/6/202355《集成电路设计基础》推进（主扩散）

推进是利用预淀积所形成的表面杂质层做杂质源，在高温下将这层杂质向硅体内扩散的过程。通常推进的时间较长，推进是限定表面源扩散过程。

6/6/202356《集成电路设计基础》（2）离子注入法掺杂

离子注入掺杂也分为两个步骤：

---离子注入

---退火再分布。6/6/202357《集成电路设计基础》离子注入

在离子注入中，电离的杂质离子经静电场加速打到晶圆表面。在掺杂窗口处，杂质离子被注入裸露的半导体本体，在其它部位杂质离子则被半导体上面的保护层屏蔽。通过测量离子电流可严格控制剂量。通过控制静电场可以控制杂质离子的穿透深度。6/6/202358《集成电路设计基础》退火处理

通常，离子注入的深度较浅且浓度较大，必须使它们重新分布。同时由于高能粒子的撞击，导致硅结构的晶格发生损伤。为恢复晶格损伤，在离子注入后要进行退火处理。在退火的同时，掺入的杂质同时向半导体体内进行再分布。

6/6/202359《集成电路设计基础》离子注入技术优点离子注入技术主要有以下几方面的优点：

（1）注入的离子是通过质量分析器选取出来的，被选取的离子纯度高，能量单一，从而保证了掺杂纯度不受杂质源纯度的影响。

（2）注入剂量在1011一1017离子／cm2的较宽范围内，同一平面内的杂质均匀度可保证在±1％的精度。

（3）离子注入时，衬底一般是保持在室温或低于400℃。因此，像二氧化硅、氮化硅、铝和光刻胶等都可以用来作为选择掺杂的掩蔽膜。对器件制造中的自对准掩蔽技术给予更大的灵活性，这是热扩散方法根本做不到的。

6/6/202360《集成电路设计基础》离子注入技术优点（4）离子注入深度是随离子能量的增加而增加。

（5）离子注入是一个非平衡过程，不受杂质在衬底材料中溶解度的限制，原则上对各种元素均可掺杂，这就使掺杂工艺灵活多样，适应性强。根据需要可从几十种元素中挑选合适的N型或P型杂质进行掺杂。

（6）离子注入时的衬底温度较低，这样就可以避免高温扩散所引起的热缺陷。，同时横向效应比热扩散小得多。（7）容易实现化合物半导体的掺杂。6/6/202361《集成电路设计基础》3.6绝缘层形成工艺

•绝缘层形成工艺包括：

----干法氧化

-------湿法氧化6/6/202362《集成电路设计基础》干法氧化

利用热氧化制作SiO2时，硅片置于通有氧气的高温环境内，通过到达硅表面的氧原子与硅的作用，发生Si（固体）+O2→SiO2（固体）反应，形成SiO2。6/6/202363《集成电路设计基础》干法氧化

干法氧化生成的SiO2，具有结构致密、干燥、均匀性和重复性好，掩蔽能力强，与光刻胶粘附好等优点，是一种很理想的钝化膜。目前制备高质量的SiO2薄膜基本上都采用这种方法，例如MOS晶体管的栅氧化层。干法氧化的生长速率慢，所以经常同湿法氧化相结合来生长SiO2。

6/6/202364《集成电路设计基础》湿法氧化

湿法氧化指的是在高温下，硅与高纯水产生的蒸汽发生如下反应：Si（固体）+2H2O→SiO2（固体）+2H2，生成SiO2。在表面已有了SiO2后，由于这层已生成的SiO2对氧的阻碍作用，氧化的速度是逐渐降低的。由于Si和SiO2晶格尺寸的差异，每生长1μm的SiO2，约需消耗0.44μm的Si。6/6/202365《集成电路设计基础》

硅氧化示意图6/6/202366《集成电路设计基础》绝缘层隔离工艺

对MOS电路来说，场氧化物区的阈值电压必须足够高以隔离每个器件，现在已经提出了许多隔离方法。这里举两种最常用的适于超大规模集成电路的结构：

----局部氧化隔离法隔离(LOCOS)------浅沟槽隔离(STI)。6/6/202367《集成电路设计基础》（1）局部氧化隔离法

局部氧化隔离法在集成电路技术中当然是最占统治地位的隔离工艺。它利用了氧在Si3N4中扩散非常缓慢的性质。当硅表面有一层氮化硅时，无法生成氧化物。此外，氮本身氧化过程也非常缓慢。这样在整个氧化步骤中，氮化硅将作为氧化物阻挡层保持不变。6/6/202368《集成电路设计基础》局部氧化隔离工艺步骤

6/6/202369《集成电路设计基础》（2）浅沟槽隔离(STI)

在浅沟槽隔离法中，用干刻方法在硅衬底上各向异性地刻出一个深度约为0．3微米至0．8微米的沟槽。在刻蚀沟槽时，活动区用光刻胶保护起来不受影响。接下来用CVD法在硅圆晶片表面沉积—层二氧化硅，再用回蚀法仅保留下沟槽中的二氧化硅，而把其它区域的二氧化硅全刻掉，使回蚀后的表面与原来的硅表面在同一平面上,如下图。6/6/202370《集成电路设计基础》3.7

金属层形成工艺

金属层有三个功能：

（1）形成器件本身的接触线；（2）形成器件间的互连线；

（3）形成焊盘。6/6/202371《集成电路设计基础》半导体与金属线间的接触分为两类

半导体与金属线间的接触分为两类：欧姆接触和肖特基接触。在理想的欧姆接触中，电流随外加电压线性变化。为了将尽可能多的电流从器件传输给电路中的各种电容充电，接触电阻占器件电阻的比例也必须小。与此相反，肖特基接触应接近理想的二极管，正偏时它们的电阻应很低，而反偏时，电阻则为无穷大。

6/6/202372《集成电路设计基础》理想与现实的差异尽管半导体技术中经常使用这些关于金属与半导体之间接触的描述，但实际工艺制造出的接触，既不会是完全的的欧姆接触，也不会是完全的整流接触。6/6/202373《集成电路设计基础》金属层形成

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为了能够在有限的圆晶片表面上有足够