vlsi电路及系统设计课程内容与学时分配

VLSI电路和系统设微纳电子 —课程内容与学时分第0（3学时第1部分MOS器件按比例缩小及其对VLSI的影响（12学时第2部分 第3VLSI运算电路分析与设计（9学时第4VLSI控制电路分析与设计（3学时第5VLSI设计方法学（3学时部分

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部分★第1讲按比例缩小理★第2讲高场效应对小尺寸器件性能的影★第3讲器件参数涨落的影★第4讲寄生效应的影

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寄生效应的影★MOS晶体管源/漏区寄生电★MOS晶体管的寄生电★互连线的寄生电★互连线的寄生电★互连线的RC延

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寄生效应的影源/漏区寄生电

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源/漏区寄生电★寄生电阻不能按比例缩小，这将使寄生电阻的影响变大。源漏区寄VGS¢=

-IDV¢¢= - + D

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源/漏区寄生电源漏区寄生电阻概述(续L★串联电阻组成结L接触电扩散层电

积累层电扩展电Source:NGKK,etal. ysisoftheGate‐Voltage‐DependentSeries ofMOSFET’s.IEEETrans.ElectronDevices,1986,ED‐33(7):965‐972

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源/漏区寄生电 = s,

=x★对于浅

1X 1X j

xj↓↓↓,★超浅结新技术保持ρ□基本恒预非晶化、常规低能离子注入加快速热退等离子体浸入掺投射式气体浸入激光掺快速气相掺离子沐浴掺

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源/漏区寄生电★ρc对应于1cm2面积接触电阻Rco=

ρρ

ρ cLco£Lco‡

Rcoρρcρρρcρ

WcoρρcWco

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源/漏区寄生电Rac

yac μacNac0.64 HxjRsp= ln 152.4ε h2c » c q2m*

Nac

=

-VfbCoxq

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源/漏区寄生电源漏区延伸★SDE区到深的源/漏区之间的扩展电阻和接触电阻占主RD,RS=Rco

+

+Rov Source:KimS‐D,etal.AnIntegratedMethodologyforAccurateExtractionofS/DSeries ComponentsinNanoscaleMOSFETs.IEDM,2005,149‐152

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源/漏区寄生电★不同材料的方块电方块电阻值3~103~10Source:RabaeyJM,etal.DigitalIntegratedCircuitsA .SecondEdition,NewJersey:PrenticeHall,

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寄生效应的影MOS管的寄生电

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MOS管寄生电★本征电容：CGS、CGB、★非本征电容：覆盖电容，pn结电容，耦合电容，侧壁电Source:WeiL,etal.ParasiticCapacitances: yticalModelandImpactonCircuit‐LevelPerformance.IEEETrans.ElectronDevices,2011,58(5):1361‐1370微纳微纳电子—MOS管寄生电本征电容—CGS和★截止区，没有反型层MOS管寄生电本征电容—CGS和★截止区，没有反型层电CGS=CGD = = =1WLGS GD

★VDS增大，漏端反型层电荷减少，CGS增大，CGD减★饱和区，VDS=VDsat，沟道夹断，漏端反型层电荷为 =2WL =

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MOS管寄生电本征电容—★VGS<VFB，多子积累，平行板MOS管寄生电本征电容—★VGS<VFB，多子积累，平行板电容CGB=WLgC -CGB

=WLg

C

★VT-φF≤VGS≤VT+nkT/q，弱反型，耗尽层电荷占主 -CGB

=WLg

C ★VGSVTnkT/q，强反CGB=

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MOS管寄生电★平行板电容C¢=C¢=WL ★总的栅-源和栅-漏电CGSCGD

=C=CGD

+C+C

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MOS管寄生电★势垒电容，包括底部电容和侧壁电CCDB

=ASCjA+PSC=ADCjA+PDC★单位面积底部电容和单位周长侧壁电 - -C

=Cj01 ,CjP=Cjp01 Vbi ★零偏压单位面积底部电容和单位周长侧壁电

Vbiε0εsiqNA = ε0εsiqNAj j jp j

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MOS管寄生电★栅和源漏侧壁的耦合电容2ε

min -tox,xjC

π

W

1

αiftox ★栅侧壁和源漏的耦合电容ε

t +

ε πW = capWln

+

capWln

tox

tox Source:WeiL,etal.ParasiticCapacitances: yticalModelandImpactonCircuit‐LevelPerformance.IEEETrans.ElectronDevices,2011,58(5):1361‐1370

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MOS管寄生电★栅电极侧壁和源/漏区电极之间的寄生电容 =2ε0εcapW

0.5πε0 2π +L12g+Lg12g+LgLpc

ln

2Lg+τbk Source:WeiL,etal.ParasiticCapacitances:yticalModelandImpactonCircuit‐LevelPerformance.IEEETrans.ElectronDevices,2011,58(5):1361‐1370

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MOS管寄生电★当沟道长度缩小到m以下寄生电阻和电容将超过晶体管的Source:ThompsonSE,etal.Moore’slaw:thefutureofSimicroelectronics.MaterialsToday,2006,9(6):

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MOS管寄生电★以栅极为输入端，以漏极为输出端，源极作为公共端接★电容可以等效为输入电容Cin和输出电容C

»CG =WLCox

C

=CGN+CGPCout»CDB=ADC

+PDC

Cout

=CDN+CDP

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寄生效应的影连线寄生效

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连线寄生效★连线存在着寄生电阻、电容和电 面积增大使连线长度增加，连线RC延迟影响加★连线寄生效应对电路可靠性和速度带来影

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连线寄生效尺寸：WLLsH,αα111αα

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连线寄生效连线寄生电

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连线寄生电★连线侧壁形成的线间电容CI TLCI=ε0εox★连线底部对衬底的电容CV（边缘效应

-0.5T 2

CV=ε0εoxLH

+logHT)

Source:SchaperL,etal.ImprovedElectricalPerformanceRequiredforFutureMOSPackaging.IEEETrans.Components,HybridsandManufacturingTechnology,1983, T‐6:282‐28

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连线寄生电 =

LWHTLCI=ε0CT=K

C

+CISource:HarryV.Deep‐SubmicronCMOSICs,fromBasicstoASICs.(SecondEdition),Boston:KluwerAcademicPublishers,

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连线寄生电

C =6fF,C =0.5ΔVX

CXYCX+C

Δ.SecondEdition,NewJersey:PrenticeHall,—Source:RabaeyJM,.SecondEdition,NewJersey:PrenticeHall,—

= -2.5)6+0.5=-0.19V

微纳电子连线寄生电CrossTalk★引起的噪声信

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连线寄生电CrossTalkSource:DavisJA,etal.InterconnectLimitsonGigascaleIntegration(GSI)inthe21stCentury.ProceedingsoftheIEEE,2001,89(3):305‐324

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连线寄生电CrossTalk★对电路延迟时间的影CL=CGNDCL=CGNDCL=CGND

++4Cc

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连线寄生电避免CrossTalk方法(1)★总线的三 方(a)单 (b)双 (c)交

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连线寄生电Source:尼尔H. ，

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=tpHL+tpLH

1+1p

DD PCL=CDN

C

tptp»1+αCN 1+ε α延迟最小，

μN=εμP,WP=ααα=

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连线寄生电★驱动的负载电容增加x★增加一个尺寸大u倍的反相器驱动负 » +x =u+x p up up ★延迟最小，uu=x x‡

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连线寄生电★反相器链的设 =NSt

S=Ci

x= =SN

N=ln p★延迟最小，

C C

lnS=e=2.7182,

=eln LppCinpp

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连线寄生电CL=20pF

C

=10fF

tp

=0.2nsx= =2000 N= S=2.96C1234567tp=4.1ns

=4716

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连线寄生电★优化结CL=20pF

C

=10fF

tp

=0.2nsf=25MHz tp£10ns N= S=12.5123tp=7.56ns

Wtotal

=793

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连线寄生电★N的优化设 =Nxtp

=x-S-

.SecondEdition,NewJersey:PrenticeHall,—Source:RabaeyJM,.SecondEdition,NewJersey:PrenticeHall,—

微纳电子连线寄生电★时钟驱动电路设

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连线寄生效连线寄生电

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连线寄生电★连线寄生电R=ρL=ρ =ρL, WT

ρT★接触孔电

Rco

Wcl

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连线寄生电★不同材料的电阻电阻率电阻率银硅化钼铜硅化钨金硅化钽铝硅化钴钨硅化钛

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连线寄生电★连线的欧姆压降问

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连线寄生电★电源线上IR压降的影

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连线寄生电★合理的电源线分

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连线寄生电★电迁移问金属线上较长时间有直流电流就会引起金属原子移——断路或短和温度、晶格结构与电流密度有DesignRule中的线电流密度

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连线寄生效互连线的RC延

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互连线的RC延★互连线延迟限制了电路速度提

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互连线的RC延★集总模

=Vin-l dt l -Voutt)=1-

VDD

τ=Cl 0~0.5VDD(tpLH0~0.63VDD0.1VDD~0.9VDD(tr

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互连线的RC延★Elmore的分布模 τ =RiCj=Cii j iτ

=C1R1+C2R1+R2)+...+CiR1+R2+...+Ri

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0~0.5VDD(tpLH0~0.5VDD(tpLH0~0.63VDD0.1VDD~0.9VDD(tr★分布模cΔL

-V=i rΔL- 2NN+1

Le t e

ΔL » =

N

ΔL

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互连线的RC延0~0.5V0~0.5VDD(tpLH0~0.63VDD0.1VDD~0.9VDD(tr★集总模型vs.分布模

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互连线的RC延ysisandDesignysisandDesign(SecondEdition),Boston:McGraw‐Hill,Source:KangS‐M,etal.CMOSDigitalIntegrated——

微纳电子互连线的RC延★电路分析中近似的分布RC模

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互连线的RC延★集成度提高引起连线变 = ★长连线引起的延迟 T =0.38RC=0.38ρmKε + =2.55ε WT

LS

W=

=λ T=0.25λ H=0.35λ

K1=2Source:SaraswatKC,etal.EffectofScalingofInterconnectionsontheTimeDelayofVLSlCircuits.IEEETrans.onElectronDevices,1982,ED‐29(4):645‐650

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互连线的RC延★合理的连线设★优化的按比例缩★多层互连技★采用新的低阻连线材★采用新的低k介质材

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互连线的RC延★合理的连线设计——连线中加入缓冲器2 =0.38rcML +M-12M M0.38rctpbuf0.38rctpbufMopt=

pbuf

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互连线的RC延★合理的连线设计——连线中加入逐级增大的缓冲

cL rL

L2p =M0.691p

+0.69 SC

)+0.38rc S

M M

M0.38rc0.69R1CrC0.38rc0.69R1CrC

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互连线的RC延★长连线采用倒比例变化可以减小连线延长连线的线宽和厚度不能按比例缩小,反而要随着长度增加而增IntrinsicDelayofofReverse-Scaled1mm1.0μm(Al,0.1μm(Al,35nm(Cu,low

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互连线的RC延★多层互连技术——180nm6层金属互连工6321Source:Sai‐HalaszGA.PerformancetrendsinHigh‐EndProcessors.ProceedingsoftheIEEE,1995,83(1):

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互连线的RC延★采用新的低阻连线材料和低k介质材Source:LevLavi,etal.纳米IC的连线设计世界产品与技术2003,第2期:

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互连线的RC延★互连线和介质材料对寄生电容的影★采用Cu/FP比Al/SiO2的寄生电容减小37%，RC延迟减小Source:ParaszczakJ,etal.HighperformancedielectricsandprocessesforULSIinterconnection .IEDM,1993,261‐

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寄生效应的影三维集成的互连技

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三维集成的互连技

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三维集成的互连技硅通孔互联（ThroughSiliconVia，TSV）Source:S.Gupta,etal.,Proc.21stIn