存储器及其接口技术

关于存储器及其接口技术第1页，课件共111页，创作于2023年2月5.1存储器分类一、概述

存储器是计算机系统中具有记忆功能的部件，它是由大量的记忆单元(亦称基本的存储电路)组成的，用来存放用二进制数表示的程序和数据。按存储器在计算机系统中的位置，存储器可分为两大类：内存、外存。

内存：存储当前运行所需的程序和数据。CPU可以直接访问并与其交换信息，容量小，存取速度快。

外存：存储当前不参加运行的程序和数据。CPU不能直接访问，需配备专门设备才能进行交换信息，容量大，存取速度慢。第2页，课件共111页，创作于2023年2月速度快容量小速度慢容量大寄存器内部Cache外部Cache主存储器辅助存储器大容量辅助存储器图微机存储系统的层次结构CPU

计算机系统中的存储系统采用快慢搭配方式，具有层次结构，如下图所示。第3页，课件共111页，创作于2023年2月二、半导体存储器的分类(一)按存储器制造工艺分类双极型存储器：包括TTL(晶体管-晶体管逻辑)存储器、ECL(射极耦合逻辑)存储器、I2L(集成注入逻辑)存储器等。特点：存取速率高，通常为几纳秒(ns)甚至更短，集成度比MOS型低，功耗大，成本高。

MOS(金属氧化物)型存储器：分为CMOS型、NMOS型、HMOS型等多种。特点：制造工艺简单，集成度高，功耗低，价格便宜，但速率比TTL型要低。(二)从应用的角度分类

RAM（随机读取存取器）、ROM（只读存储器）第4页，课件共111页，创作于2023年2月1.SRAM(StaticRAM)：静态RAM，其基本存储电路由双稳态触发器构成，每一个双稳态元件存放1位二进制数，只要不掉电，信息就不会丢失，不需要刷新电路。2.DRAM(DynamicRAM)：动态RAM，其基本存储电路为单管动态存储电路，需要刷新电路。3.NVRAM(NonVolatileRAM)：非易失性RAM，它由SRAM和EEPROM组成，正常工作时SRAM保存信息，在掉电瞬间，把SRAM中的信息写入EEPROM中，从而使信息不会丢失。4.PSRAM(PseudoStaticRAM)：伪静态读写存储器。是片内集成了动态刷新电路的动态存储器，使用时不再专门配置刷新电路，可作为一个静态RAM使用。5.MPRAM(MultiportRAM)：多端口RAM，有多个端口，每个端口可对RAM进行独立地读写操作。6.FRAM(FerroelectricRAM)：铁电介质读写存储器，是一种新型的非易失性存储器，写入速度非常快。(三)随机存储器RAM(RandomAccessMemory)第5页，课件共111页，创作于2023年2月

(1)掩膜工艺ROM(MaskedROM)

这种ROM是芯片制造厂根据ROM要存储的信息，设计固定的半导体掩膜版进行生产的。一旦制出成品之后，其存储的信息即可读出使用，但不能改变。这种ROM常用于批量生产，生产成本比较低。微型机中一些固定不变的程序或数据常采用这种ROM存储。

(2)PROM(ProgrammableROM)

可编程只读存储器。允许用户利用专门设备对其写入数据或程序(称为对存储器编程)，但是只能写入一次。编程之后，信息就永久性地固定下来，用户只可以读出和使用，不能改变其内容。

(3)OTPROM(OneTimeProgrammableROM)

一次编程只读存储器。与PROM一样可编程一次，但是采用了EPROM技术生产，可靠性高，没有石英玻璃窗口。(四)只读存储器ROM(ReadOnlyMemory)第6页，课件共111页，创作于2023年2月

(4)EPROM(ErasableProgrammableROM)

可擦去重写的PROM。允许将其存储的内容采用紫外线照射擦去，然后重新对其进行编程，写入新的内容。擦去和重新编程可以多次进行。所写入的内容可以长期保存下来(一般均在10年以上)，不会因断电而消失。如下图所示：

(5)EEPROM(ElectricallyErasableProgrammableROM)

电可擦除可编程只读存储器，也称为E2PROM。EEPROM是一种采用电气方法在线擦除和再编程写入的只读存储器。其外观如上图所示。第7页，课件共111页，创作于2023年2月

(6)FlashMemory

快擦写可编程只读存储器，简称为闪存(闪速存储器)。可以用电气方法快速擦写存储单元的内容，类似于EEPROM。既具有SRAM的读写功能和较快速率，又具有ROM断电后信息不丢失的特点。主板上BIOS和USB闪存盘上的FlashMemory芯片，如图下所示。第8页，课件共111页，创作于2023年2月1.存储容量一个半导体存储器芯片的存储容量指存储器可存放的二进制信息量。其表示方式一般为：

芯片容量=芯片的存储单元数×每个存储单元的位数例如：6264静态RAM的容量为8K×8bit，即它具有8K个单元(1K＝1024)，每个单元存储8bit(一个字节)数据。动态RAM芯片NMC41257的容量为256K×1bit。在构成微型计算机内存系统时，可以根据要求加以选用。当计算机的内存确定后，选用容量大的芯片可以少用几片，这样不仅使电路连接简单，而且使功耗和成本都可以降低。三、半导体存储器的主要技术指标第9页，课件共111页，创作于2023年2月2.存取时间

存取时间TAC(AccessTime)就是存取芯片中某一个单元的数据所需要的时间，即CPU给出内存地址信息后，到取出或者写入有效数据所需要的时间。器件手册上给出的存储器芯片的存取时间参数一般为上限值，称为最大存取时间。CPU在读/写RAM时，它提供给RAM芯片的读/写时间必须比RAM芯片所要求的存取时间长，如果不能满足这一点，则微型机无法正常工作。3.功耗

使用功耗低的存储器芯片构成存储系统时，不仅可以减少对电源容量的要求，而且还可提高存储系统的可靠性。

第10页，课件共111页，创作于2023年2月4.可靠性微型计算机要正确地运行，要求存储器系统具有很高的可靠性，因为内存的任何错误都可能使计算机无法工作。而存储器的可靠性直接与构成它的芯片有关。

存储器的可靠性用平均无故障时间MTBF来表征，它表示两次故障之间的平均时间间隔，MTBF越长，其可靠性越高。目前所用的半导体存储器芯片平均无故障时间MTBF大概为5×106～1×108小时。5.性能/价格比“性能”主要包括存储容量、存取周期和可靠性。构成存储系统时，在满足性能要求的情况下，应尽量选择价格便宜的芯片。第11页，课件共111页，创作于2023年2月5.2随机读写存储器1.静态RAM基本存储电路静态RAM的基本存储电路由六个MOS管组成的双稳态触发器构成，如下图所示：一、静态读/写存储器SRAM第12页，课件共111页，创作于2023年2月

图

六管静态RAM基本存储电路图中T1T2是放大管,T3T4是负载管,T1～T4管组成双稳态触发器。T5T6是控制管，T7T8也是控制管，它们为同一列线上的存储单元共用。若T1截止,则A点为高电平,使T2导通,于是B点为低电平，保证T1截止。反之,T1导通而T2截止，这是另一个稳定状态。因此，可用T1管的两种状态表示“1”或“0”。可见,SRAM保存信息的特点是与这个双稳态触发器的稳定状态密切相关的。第13页，课件共111页，创作于2023年2月2.SRAM的结构及组成静态RAM中的存储单元一般排列成矩阵形式。内部是由很多基本存储电路组成的，为了选中某一个单元，往往利用矩阵式排列的地址译码电路对地址进行译码。

例如：128×8位的芯片，片内共有1024个基本存储单元，这些存储单元在芯片内部排列成32行32列的形式。需10根地址线，其中5根用于行译码(产生32条行线)，另5根用于列译码(产生32条列线)，这样就可以选中1024个基本存储单元中的任何一个。第14页，课件共111页，创作于2023年2月

例如：SRAM芯片Intel6116的引脚及功能如下：

6116芯片的容量为2K×8位，有2048个存储单元，需11根地址线，7根用于行地址译码输入，4根用于列地址译码输入，每条列线控制8位，从而形成了128×128个存储阵列，即存储体中有16384个存储元。6116的控制线有3条：片选CS、输出允许OE、读/写控制WE(为低表示写操作)。结构如下所示：第15页，课件共111页，创作于2023年2月

图6116引脚和功能框图第16页，课件共111页，创作于2023年2月3.标准的静态RAM集成电路典型的静态SRAM集成电路芯片如下所示：(1)Intel6264SRAM芯片

6264是一种采用CMOS工艺组成的8K×8位静态读写存储器，读写访问时间在20--200ns范围内。芯片未选中时，可处于低功耗状态。其引脚如下图所示：第17页，课件共111页，创作于2023年2月图SRAM6264引脚图A0～A12：地址信号线。D0～D7：8条双向数据线。CS1、CS2：片选信号引线。当两个片选信号同时有效，即CS1＝0，CS2＝1时，才能选中该芯片。OE：输出允许信号。只有当OE＝0，才允许该芯片将某单元的数据送到芯片外部的D0～D7上。WE：写允许信号。当WE＝0时，允许将数据写入芯片；当WE＝1时，允许芯片的数据读出。NC:空脚。第18页，课件共111页，创作于2023年2月表

6264工作方式选择表

第19页，课件共111页，创作于2023年2月(2)静态RAM集成电路62256

62256是一种采用CMOS工艺制成的32K×8位、28个引脚的静态读写存储器，读写访问时间在20--200ns范围内。芯片未选中时，处于低功耗状态。其引脚如下图所示：A0～A14：地址信号线。DQ0～DQ7：8条双向数据线。CS：片选信号引线。CS＝0才能选中该芯片。OE：输出允许信号。当OE＝0，才允许该芯片将数据送到芯片外部的DQ0～DQ7上。WE：写允许信号。当WE＝0时，允许将数据写入芯片；当WE＝1时，允许芯片的数据读出。第20页，课件共111页，创作于2023年2月表

62256工作方式选择表

第21页，课件共111页，创作于2023年2月1.动态RAM的基本存储电路动态RAM的基本存储电路由MOS单管电路与其分布电容构成，具有集成度高、速度快、功耗小、价格低等特点。标准的动态RAM集成电路有64K位、256K位、1M位、4M位、16M位、64M位等。其基本存储电路如下图所示：二、动态读/写存储器DRAM第22页，课件共111页，创作于2023年2月图DRAM单管基本存储电路T1与C1构成一个基本存储电路，C1为T1的极间分布电容。当C1中存有电荷时，该存储单元存放的信息为1，没有电荷时表示0。

T2为列选择管，C2为数据线上的分布电容，一般有C2>C1。当T1和T2导通时，数据线接通，可以对基本存储单元进行读出或写入操作。

C1容量很小，充电后电压为0.2V左右，该电压维持时间很短，约2ms左右既会泄漏，导致信息丢失，故需要刷新。第23页，课件共111页，创作于2023年2月2.动态RAM集成芯片2164A

动态RAMIntel2164A是一个64K×1位的芯片，片内有65536个基本存储电路，每个基本存储电路存放1位二进制信息。要构成64KB的存储器，需要8片2164A。

2164A芯片的存储体本应构成一个256256的存储矩阵，为提高工作速度(需减少行列线上的分布电容)，将存储矩阵分为4个128128矩阵，每个128128矩阵配有128个读出放大器，各有一套I/O控制(读/写控制)电路。其引脚结构如下图所示：第24页，课件共111页，创作于2023年2月图Intel2164A引脚图A0-A7：地址信号的输入引脚，分时接收CPU送来的8位行、列地址；：行地址选通信号输入引脚，低电平有效，兼作芯片选择信号。：列地址选通信号输入引脚，低电平有效，表明当前正在接收的是列地址(此时应保持为低电平)；：写允许控制信号输入引脚，当其为低电平时，执行写操作；否则，执行读操作。DIN：数据输入引脚；DOUT：数据输出引脚；VDD：+5V电源引脚；Vss：地；N/C：未用引脚。第25页，课件共111页，创作于2023年2月2164A的读/写操作由WE信号来控制，读操作时，WE为高电平，选中单元的内容经三态输出缓冲器从DOUT引脚输出；写操作时，WE为低电平，DIN引脚上的信息经数据输入缓冲器写入选中单元。

2164A没有片选信号，实际上用行地址和列地址选通信号RAS和CAS作为片选信号，可见，片选信号已分解为行选信号与列选信号两部分。第26页，课件共111页，创作于2023年2月图2164A内部结构示意图第27页，课件共111页，创作于2023年2月多端口RAM有多个端口，如双端口、三端口、四端口RAM等，每个端口都可以对RAM进行读写操作。

DS1609为8位的双端口SRAM，存储容量为512个字节，有A、B两个端口。

1.引脚及操作时序引脚及操作时序如下各图所示：三、多端口存储器第28页，课件共111页，创作于2023年2月图DS1609双口SRAMAD7A—AD0A：A端口8位地址和数据复用引线。AD7B—AD0B：B端口8位地址和数据复用引线。OEA、OEB：输出允许信号，低电平有效。WEA、WEB：写允许信号，低电平有效。CEA、CEB：片选信号，低电平有效。第29页，课件共111页，创作于2023年2月读操作图DS1609读出时序第30页，课件共111页，创作于2023年2月图DS1609写入时序写操作第31页，课件共111页，创作于2023年2月

2.两端口的同时操作双端口存储器存在A、B两端口对其存储单元同时操作的问题，下面分别说明：

(1)对不同存储单元允许同时读或写。

(2)允许同一单元同时读。

(3)当一个端口写某单元而另一端口同时读该单元时，读出的数据要么是旧数据，要么是新写入的数据。因此，这种情况也不会发生混乱。

(4)当两个端口同时对同一单元写数据时，会引起竞争，产生错误。因此，这种情况应想办法加以避免。第32页，课件共111页，创作于2023年2月

3.竞争的消除对于DS1609来说，竞争发生在对一单元同时写数据时。为了防止竞争的发生，可以另外设置两个接口，该接口能保证一个端口只写而另一个只读。该接口可用带有三态门输出的锁存器来实现，如74LS373和74LS374。如果可能，也可在DS1609中设置两个单元：一个单元的A端口只写而B端口只读；另一个单元则相反，B端口只写而A端口只读。在A端口向DS1609写数据时，先读B端口的写状态。若B端口不写，则将自己的写数据写到存储单元中。当B端口写入时，同样需要查询A端口的状态。其过程可用如下所示的流程图来说明。第33页，课件共111页，创作于2023年2月图查询写入流程图第34页，课件共111页，创作于2023年2月

4.连接使用如下图中将DS1609直接与8088CPU相连接，而另一端口与单片机相连接，构成多机系统。第35页，课件共111页，创作于2023年2月5.3只读存储器ROM这种存储器芯片，在生产过程中利用一道掩模工艺决定每一个存储单元中存放的二进制信息，一旦形成产品，存放的信息代码是固定不变的，用户不能修改。如下图所示为一个4×4位的掩模ROM：一、掩模ROM第36页，课件共111页，创作于2023年2月4条行线，4条列线，共4个单元，每个单元为4位。对A1、A0进行译码后分别选中第0、1、2、3行，被选中的行为高电平，其余行为低电平。

4个列选线通过有源负载挂在高电平上，行列线交叉点上接有MOS管的存放0，没有接MOS管的存放1。该掩模ROM每个单元的内容如下表所示。图掩膜式ROM结构示意图00011011第37页，课件共111页，创作于2023年2月表掩膜式ROM的内容第38页，课件共111页，创作于2023年2月1.基本存储电路工作原理一般EPROM基本存储电路由浮置栅极雪崩注入式场效应管(FloatingAvalancheInjectionMOS，FAMOS)构成。FAMOS管与普通MOS管串联接到行与列的交叉点上，排成矩阵形式。当浮置栅极上未注入电荷时，源极与漏极不导通，FAMOS截止，该位存放信息1；当浮置栅极注入一定的电荷后，源极、漏极间导通，该位存放信息0。基本存储电路及FAMOS管结构如下所示：二、可擦除可编程的只读存储器EPROM第39页，课件共111页，创作于2023年2月图EPROM基本存储电路示意图FAMOS管与普通MOS管串联接到行与列的交叉点上，排成矩阵形式。当浮置栅极上未注入电荷时，源极与漏极不导通，FAMOS截止，该位存放信息1；当浮置栅极注入一定的电荷后，源极、漏极间导通，该位存放信息0。第40页，课件共111页，创作于2023年2月图浮置栅极场效应管结构图

在N型的基片上做出两个高浓度的P型区，从中引出源极S和漏极D；栅极由多晶硅构成，被不导电的SiO2绝缘层所包围，栅极G没有引出电极，故称为浮置栅极。当栅极无负电荷时，MOS管截止，该位存放信息1；当栅极有负电荷时，在漏极和源极间感应出P沟道，MOS管导通，该位存放信息0。第41页，课件共111页，创作于2023年2月2.典型EPROM芯片典型的EPROM芯片如下所示：第42页，课件共111页，创作于2023年2月(1)2764EPROM芯片简介

2764引脚如下图所示：A0--A12：地址信号输入线。D0--D7：8条数据线。

CE：片选信号线，为输入信号,

低电平有效。OE：输出允许信号,为低电平时允许数据由D0～D7输出。PGM：编程脉冲输入端。在机工作时为高电平，编程写入时需在该端子加上宽度为50ms的编程负脉冲。VPP：编程电压。VCC：+5V电源NC：空脚。第43页，课件共111页，创作于2023年2月2764A的工作方式

2764A共有八种工作方式，分别为。①标准编程方式②Intel编程方式③编程校验④编程禁止⑤读出方式⑥读出禁止⑦备用方式⑧读Intel标识符第44页，课件共111页，创作于2023年2月(2)27C256EPROM芯片简介

27C256EPROM芯片引脚如下图所示：A0--A14：地址信号输入线。O0--O7：8条数据线。

CE：片选信号线，为输入信号,

低电平有效。OE：输出允许信号,为低电平时允许数据由O0～O7输出。VPP：编程电压。VCC：+5V电源VSS：接地。第45页，课件共111页，创作于2023年2月EEPROM(E2PROM)是一种可用电气方法在线擦除和再编程的只读存储器，既具有RAM在联机操作中可读可改写的特性(只是写操作需要较长的时间)；又具有非易失性存储器ROM的优点，在掉电后仍然能保存原所存储数据。目前，EEPROM已在片内集成了需要的所有外围电路，包括数据锁存缓冲器、地址锁存器、擦除和写操作脉冲定时、编程电压的形成，以及电源上电和掉电数据写保护电路等。可在线擦除和编程，使用方便。

EEPROM有并行接口、串行接口两种标准的集成电路，各有特点，适合于不同的应用场合。三、电可擦除可编程只读存储器EEPROM第46页，课件共111页，创作于2023年2月1.典型的EEPROM芯片典型的EEPROM芯片如下表所示：第47页，课件共111页，创作于2023年2月2.EEPROM芯片28C64简介

EEPROM芯片28C64是一种采用CMOS工艺制造的8K×8位电可擦除、可编程的只读存储器。其读写可像SRAM一样，不需要附加任何外部元器件，读访问时间为45—450ns。其引脚如下图所示：第48页，课件共111页，创作于2023年2月A0--A12：地址信号输入线。I/O0—I/O7：8条数据线。

CE：片选信号线，为输入信号,低电平有效。OE：输出允许信号,为低电平时允许数据输出。WE：写允许信号。RDY/BUSY：写结束状态输出信号。当开始写入数据时，该引脚变为低电平，写入完毕后则变为高电平VCC：+5V电源GND：接地。NC：空脚。图28C64引脚图第49页，课件共111页，创作于2023年2月3.快擦写可编程的EPROM-FLASHMemory(闪存)EEPROM在线编程的时间长，应用不甚方便。与EEPROM相比，FLASHMemory存储容量大，编程速度快，既具有SRAM读写灵活性和较快的访问速度，又具有ROM断电后信息不丢失信息的特点。

AMD公司的28F256(32K×8位)、28F512(64K×8位)、28F010(128K×8位)、28F020(256K×8位)、28F040(512K×8位)是Flash系列产品，其基本原理、结构、特性和操作使用方法大致相同，其引脚如下图所示：第50页，课件共111页，创作于2023年2月A0--A14、A15、A16：地址信号输入线。DQ0—DQ77：数据输入/输出线。

CE：芯片允许输入线(即片选)，为输入信号,低电平有效。OE：输出允许信号,为低电平时允许数据由DQ0～DQ7输出。VPP：擦除/编程电源。VCC：+5V电源VSS：接地。第51页，课件共111页，创作于2023年2月5.4存储器与CPU接口的基本技术

CPU与存储器连接时，地址总线、数据总线和控制总线都要连接，连接时要注意以下几个问题：

(1)CPU总线的带负载能力。

(2)CPU时序与存储器存取时序的配合。

(3)存储器组织与地址分配。(一)CPU总线的带负载能力

8086/8088CPU输出线的带负载能力一般为5个74LS(TTL)或10个74HC(CMOS)逻辑元件系列，因此：在简单的系统中，CPU与存储器可直接连接，而在较大的系统中，CPU数据总线要加双向总线驱动器(如74LS245)，地址和控制总线要加单向驱动器(如74LS244)，使CPU通过总线驱动器与存储器连接。一、接口连接应注意的问题第52页，课件共111页，创作于2023年2月(二)CPU时序与存储器存取时序的配合

CPU对存储器进行读操作时，CPU发出地址和读信号后，存储器必须在规定的时间内读出有效数据。当CPU对存储器进行写操作时，存储器必须在写信号规定的时间内将数据写入指定单元。存储器芯片读写速率必须与CPU(或总线)的时序相配合。(三)存储器组织和地址分配在设计内存时，要合理分配地址空间。

8086/8088CPU硬件复位后的开始地址为FFFF0H，因此将其内存空间的高端F0000H—FFFFFH安排为ROM区，存放BIOS程序(基本输入输出程序)。第53页，课件共111页，创作于2023年2月(四)存储器的扩展1.位扩展法对于数据线不满8位的存储器芯片要扩充成字节长度，简称位数扩充。假定使用8K×1位的RAM存储器芯片，那么组成8K×8位的存储器可采用位扩展法，此时只加大字长，而存储器的字数与存储器芯片字数一致，如下图所示。图中，每一片RAM是8192×1位，故其地址线为13条(A0～A12)，可满足整个存储容量的要求。每一片对应于数据的1位(只有1条数据线)，故只需将它们分别接到数据总线上的相应位即可。在这种连接方式中，对片选信号均按已被选中来考虑。每一条地址总线接有8个负载，每一条数据线接有一个负载。第54页，课件共111页，创作于2023年2月图位扩展法组成8K×8RAM第55页，课件共111页，创作于2023年2月2.字扩展法字扩展即扩充字节容量(或称为地址扩充)，而位数不变，因此将芯片的地址线、数据线、读/写控制线并联，而由片选信号来区分各片地址，故片选信号端连接到选片译码器的输出端。下图为用16K×8位的芯片采用字扩展法组成64K×8位的存储器连接图。图中4个芯片的数据端与数据总线D0～D7相连，地址总线低位地址A0～A13与各芯片的14位地址线相连，两位高位地址A14、A15经2-4译码器分别与4个片选端相连。这4个芯片的地址空间分配如下表所示。第56页，课件共111页，创作于2023年2月第57页，课件共111页，创作于2023年2月

假定一个存储器的容量为M×N位，若使用e×k位的芯片(e<M，k<N)，需要在字向和位向同时进行扩展。此时共需要(M/e)×(N/k)个存储器芯片。

如下图所示为2114SRAM（1K×4)构成的4K×8存储器模块。若其中某一芯片有效，则由写允许信号规定该片执行读操作还是写操作。若无效，则信号对该片不起作用，其数据输入/输出端呈高阻状态。这样就可以把同一行的4个2114芯片的相应数据输入/输出端直接连接在一起提供数据字节的4位。每一行构成4K×4RAM，两行构成4K×8存储器模块。每一列构成1K×8RAM，每四列构成4K×8存储器模块。3.字位同时扩展法第58页，课件共111页，创作于2023年2月图由1K×4SRAM构成的4K×8存储器模块第59页，课件共111页，创作于2023年2月1.片选端的处理通常，存储器芯片的地址线(片内地址线)与CPU的低位地址总线相连，用来决定对芯片内部的哪个存储单元进行操作，这部分地址的译码是在存储器芯片内部完成的，称为片内译码。

利用高位地址线(片内地址线未使用)进行译码产生片选信号，进行芯片选择。最简单的片选控制方法是采用直接选中的方法，即：使芯片(或者芯片组)的片选端始终处于有效状态，不与CPU的高位地址线发生关联。如下图所示：二、CPU与存储器的连接(一)存储器片选端处理和地址译码器第60页，课件共111页，创作于2023年2月图片选端直接有效直接选中法的特点：电路简单，但只能使用一片(或一组)芯片，存在地址重叠的可能。译码法：将系统的高位地址线进行译码产生片选信号，有三种方法：全译码、部分译码、线选法。第61页，课件共111页，创作于2023年2月(1)全译码方式

系统中的高位地址线全部作为译码器的输入进行译码产生片选信号，对存储器芯片进行寻址。全译码方式使存储器芯片的每一个存储单元惟一地占据内存空间的一个地址，或者说利用地址总线的所有地址线来惟一地决定存储芯片的一个单元，无地址重叠现象。如下图所示。第62页，课件共111页，创作于2023年2月图

全地址译码电路

A19—A16需全部为1，A13—A15需全部为0，CS1才可能为低。第63页，课件共111页，创作于2023年2月图另一种全译码电路A19需为1，A13—A18需全部为0，CS1才可能为低。第64页，课件共111页，创作于2023年2月

(2)部分译码方式

部分译码：系统中高位地址线，只有一部分作为译码器的输入产生片选信号，对存储器芯片进行选址。缺点是存在地址重叠问题，如下图所示。

(3)线选方式

线选法：选用高位地址线中的某一根，来单独选中某个存储器第65页，课件共111页，创作于2023年2月图部分地址译码连接A19、A18、A16、A15、A13需全部为1才能选中该芯片，A14、A17未参加译码，有地址重叠问题。第66页，课件共111页，创作于2023年2月图线选法构成的8K×8bit存储器的连接图第67页，课件共111页，创作于2023年2月2.地址译码器电路前面所用的译码器电路都是用门电路构成的，这仅仅是构成译码器的一种方法。在工程上常用的译码电路还有如下几种类型：

(1)利用厂家提供的现成的译码器芯片。例如，74系列的138、139、154等均可选用。这些现成的译码器已使用多年，性能稳定可靠，使用方便，故常被采用。

(2)利用厂家提供的数字比较器芯片。例如，74系列的682～688均可选用。这些芯片用作译码器，对改变译码地址带来方便。在那些需要方便地改变地址的应用场合，这些芯片是很合适的。第68页，课件共111页，创作于2023年2月

(3)利用ROM作译码器。事先在ROM的固定单元中固化好适当的数据，使它在连接中作为译码器使用。这在批量生产中用起来更合适，而且也具有一定的保密性。但它需要专门制作或编程，在科研中使用略显麻烦。

(4)利用PLD。利用PLD编程器可以方便地对PLD器件进行编程，使它满足译码器的要求。只要有PLD编程器，原则上就可以构成各种逻辑功能，当然也可以构造译码器，而且其保密性能会更好一些。第69页，课件共111页，创作于2023年2月3.译码芯片74LS13874LS138译码器是常用的译码芯片，功能是3－>8译码器，有三个“选择输入端”C、B、A和三个“使能输入端”G1、G2A，G2B以及8个输出端Y7--Y0

图译码芯片74LS138第70页，课件共111页，创作于2023年2月表74LS138功能表第71页，课件共111页，创作于2023年2月4.译码芯片74LS13974LS139是一款2-4译码器，其内部分为A、B两组译码器，可分别单独使用，其引脚如下图所示：

图译码芯片74LS1391E、2E：第1、2两组译码器的使能端，低电平有效。1A、1B：第1组的编码输入信号1Y0—1Y3:第1组的译码输出信号。2A、2B：第2组的编码输入信号2Y0—2Y3:第2组的译码输出信号。第72页，课件共111页，创作于2023年2月

表74LS139译码器真值表第73页，课件共111页，创作于2023年2月例题1：用1K×4bit芯片2114构成4KB存储器在Z80

系统总线上的连接，如下图所示。例题2：具有RAM和ROM的系统连接图。利用

1K×8bit芯片8708ROM和2114（1K×4位RAM）构成4KBROM和1KBRAM系统。需要4片87082片2114

(二)CPU与存储器的连接示例1.静态RAM与CPU的连接第74页，课件共111页，创作于2023年2月第75页，课件共111页，创作于2023年2月8708：1K×8位ROM2114：1K×4位RAM第76页，课件共111页，创作于2023年2月

假定一个存储器的容量为M×N位，若使用e×k位的芯片进行扩充。（1）如果e<M,k=N,则仅需要进行字的扩充。需要M/e个芯片（2）如果e=M,k<N,则需要进行位的扩充。需要N/k个芯片（3）如果e<M.k<N,则需要字和位同时进行扩充。需要(M/e)*(N/k)个芯片第77页，课件共111页，创作于2023年2月假定一个存储器的容量为M×N位，若使用e×k位的芯片进行扩充。从数据线和地址线考虑扩充问题如果e=M,k<N.说明数据线位数不够，则需要进行位的扩充。特点：每一个芯片的地址是一样的，即进行位的扩充时，每个芯片的地址是一样的。如果e<M,K=N.说明需要地址线不够，则需要进行地址线的扩充。特点：每一个芯片的地址是不一样的，即进行字的扩充时，每个芯片的的地址是不一样的。如果e<M,K<N.说明需要地址线和数据线都不够，则地址线和数据线都要进行扩充。特点：某些芯片的地址是一样的。第78页，课件共111页，创作于2023年2月(1)全译码方式

系统中的高位地址线全部作为译码器的输入进行译码产生片选信号，对存储器芯片进行寻址。全译码方式特点：存储器芯片的每一个存储单元惟一地占据内存空间的一个地址，或者说利用地址总线的所有地址线来惟一地决定存储芯片的一个单元，无地址重叠现象。如下图所示。第79页，课件共111页，创作于2023年2月图

全地址译码电路

A19—A16需全部为1，A13—A15需全部为0，CS1才可能为低。第80页，课件共111页，创作于2023年2月(2)部分译码方式

部分译码：系统中高位地址线，只有一部分作为译码器的输入产生片选信号，对存储器芯片进行选址。特点：是存在地址重叠问题，如下图所示。第81页，课件共111页，创作于2023年2月图部分地址译码连接A19、A18、A16、A15、A13需全部为1才能选中该芯片，A14、A17未参加译码，有地址重叠问题。第82页，课件共111页，创作于2023年2月

(3)线选方式

线选法：选用高位地址线中的某一根，来单独选中某个存储器第83页，课件共111页，创作于2023年2月图线选法构成的8K×8bit存储器的连接图第84页，课件共111页，创作于2023年2月例：用1K×4的2114芯片构成1K×8的存储器系统第85页，课件共111页，创作于2023年2月第1步：将存储器芯片的10根地址线连接在一起，并与CPU的低位地址一一相连。第86页，课件共111页，创作于2023年2月第2步：将1号芯片的4位数据线与CPU的低4位连接，将2号芯片的4位数据线与CPU的高4位连接，形成8位数据线。第87页，课件共111页，创作于2023年2月第3步：将1号芯片和2号芯片的读写控制线相连，并与CPU的WR(写有效)相连。第88页，课件共111