移位相加8位硬件乘法器电路设计

----移位相加8位硬件乘法器电路计学院专业班级姓名学号:华科学院:通信工程:通信052201H:张茹:2指导教师:柴婷婷2007年12月30日一，设计任务与要求--------------------（3）1，内容2，要求二，总体框图---------------------------（3）1，电路的总体框图2，框图的说明3，设计思路4，方案设计三，选择器件与功能模块-----------------（5）1，选择器件各功能模块及功能说明四，功能模块----------------------------（8）1，ADDER8B的模块2，ANDARITH的模块3，ARICTL的模块4，REG16B的模块5，SREG8B的模块五，总体设计电路图----------------------（14）1，总体原理图2，仿真波形图3，管脚分配图4，硬件验证情况心得体会--------------------------------------（18）8一.1．内容:由8位加法器构成的以时序逻辑方式设计的8位乘法器乘法通过逐向移位加原理来实现，从被乘数的最低位开始，若为1，则乘数左移与上一次和相加；若为0，左移后以全零相加，直至被乘数的最高位。2．要求:(1)重点掌握VHDL设计电路模块(2)在掌握8位乘法器的设计；3)进一步学习开发系统，掌握MAX+PLUSII的设计流程。1，说明:此电路由五部分组成1控制器是一个乘法器的控制模块，用来接受实验系统上的连续脉冲。2锁存器起锁存的作用，它可以锁存8位乘数。3移位寄存器起移位的作用，便于被乘数可以逐位移出。4乘法器功能类似一个特殊的与非门。5加法器用于8位乘数和高8位相加。PLD器件外接ROMFPGAASIC大型集成芯片来完成，性价比高，可操作性强。其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。是八加法器，所以关键是设计好八位加法器方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的加法器它的原理简单，资源利用率和进位速度方面都比较好。综合各方面的考虑，决定采用方案二。21，SREG8B(移位寄存器)；REG16B(16位琐存器)；ANDARITH(1位乘法器)；ADDER8B（8（1）SREG8BSREG8Bclk,load,din[7..0]。其中clk为时钟信号。一个输出端，它是qb。（2）REG16BREG16B是一个16位锁存器，REG16B有三个输入端，它们分别是clk,clr,d[8..0].其中clk为时钟信号。有一个输出端，它是q[15..0].（3）ARICTL。，ANDARITH是一个一位乘法器ANDARITH有两个输入端。它们分别是abin,din[7..0]。有一个输出端，它是dout[7..0]。（5）ADDER8BADDER8B是一个8位加法器，ADDER8B有三个输入端，它们分别是它们分别是s[7..0],cout。（1）ADDER8B模块设计ADDER8B（8位加法器）的模块ADDER8B模块的功能：ADDER8B是一个8位加法器。有三个输入端（CIN,A[7..0],B[7..0]）,其中A[7..0]是被乘数.B[7..0]是乘数。ADDER8B起到使两个数相加的作用；即在加法的基础上才能相乘。所以8位加法器是一个必不可少的模块。(2)ANDARITH模块设计ANDARITH(乘法器)的模块ANDARITH模块的功能：ANDARITH是一个1位乘法器。有两个输入端起乘法的作用。它类ABIN直接输出DIN,而当ABIN时，DOUT(3)ARICTL模块设计控制器）的模块ARICTL模块的功能：ARICTL是一个乘法器的控制模块。为了接受实验系统上的START信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。CLK为乘法时钟信号。有三个输出（4）REG16B模块设计REG16B的模块REG16B(锁存器)的模块REG16B模块的功能：REG16B是一个16位锁存器。有三个输入端CLK位锁存器主要为了锁存一些数，便于以后程序应用。（5）SREG8B模块设计SREG8B(移位寄存器)的模块图SREG8B模块的功能：SREG8B是一个移位寄存器。有三个输入端（CLK,LOAD,DIN[7..0]）;当被乘数被加载于8位右移寄存器后，随着每一时钟五本乘法器由五个模块组成，其中ARICTL是乘法运算控制电路，它的START信号上的上跳沿与高电平有2个功能，即16位寄存器清零和被乘数A[7...0]]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号，乘法时钟信号从ARICTL的CLK输入。当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高1ANDARITH位乘数B[7..0]在同一节拍进入816位锁存器REG16B中的高8被乘数的移出位为08个时钟脉冲后，由ARICTL输出高电平，乘法结束。此时REG16B的输出即为最后的乘积。2.时序仿真结果（以下是8位乘法器顶层设计的仿真波形图），从上面的波形图看出当9FH和FDH相乘时，第一个时钟上升沿后，其移位相REG16B4F80H,第89D23H。3.4，由于我们实验室采用GW48系列EDAGW48义管脚是：ARIEND接CLK接Clock0,清零及启动运算信号START由键8（PIO38）控制，乘数B[7..0]接PIO58-PIO66（由键2，键1输入8A[7..0]接PIO47-PIO54（由键4，键3输入8位DOUT[15..0]接PIO31-PIO16。编译，综合后向目标苡片8个脉冲后乘法结束，乘积显示在数码管8~5位，高位在左。例如：我们在乘数和被乘数都输入08H，键8输入低电平，8个脉冲后在高四个数码管显示0040H，实验证明成功。通过三周的电子设计的数字部分EDA设计，我们掌握了系统的数过程中，我们遇到了各种问题，在老师的指导下和我们自己的努力，克服了各种问题，最后得到了成功。但是我也发现了一些问题，我们无法解决。如：在ARICTL控制器模块中有一个警告，还有在适配后工作打下坚实的基础EDA心。但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，