计算机中常用组合逻辑电路

计算机中常用组合逻辑电路第1页，共87页，2023年，2月20日，星期四1）半加器1、半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。一、二进制并行加法器第2页，共87页，2023年，2月20日，星期四2）全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。第3页，共87页，2023年，2月20日，星期四全加器的逻辑图和逻辑符号第4页，共87页，2023年，2月20日，星期四实现多位二进制数相加的电路称为加法器。1）串行进位加法器2、二进制并行加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。第5页，共87页，2023年，2月20日，星期四第6页，共87页，2023年，2月20日，星期四进位生成项进位传递条件进位表达式和表达式2）并行进位加法器（超前进位加法器）第7页，共87页，2023年，2月20日，星期四4位超前进位加法器递推公式第8页，共87页，2023年，2月20日，星期四超前进位发生器第9页，共87页，2023年，2月20日，星期四集成二进制4位超前进位加法器芯片集成四位二进制数并行加法器74283引脚图集成四位二进制数并行加法器74283逻辑符号第10页，共87页，2023年，2月20日，星期四加法器的级连第11页，共87页，2023年，2月20日，星期四3）加法器的应用举例1、8421BCD码转换为余3码BCD码+0011=余3码2、二进制并行加法/减法器C0＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。第12页，共87页，2023年，2月20日，星期四二-十进制加法器修正条件加6调整第13页，共87页，2023年，2月20日，星期四100010100010100010100010100010001××××××××××××××××××××××××100010001××××××a0＞

b0a0＜

b0a0=

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b0××××a1＞

b1

a1＜

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b1××a2＞

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b3a3=

b3A＞BA＜BA=BAL＞BLAL＜BLAL=BLa0b0a1b1a2b2a3b3输出级联输入比较输入四位比较器74LS85功能表第14页，共87页，2023年，2月20日，星期四比较原理比较两个二进制数的大小要从最高位开始比较直至最低位。如对于A=A3A2A1A0和B=B3B2B1B0，若A3>B3，以下各位不必比较，就可判断A>B，反之，若A3<B3，则A<B；若A3=B3，则比较A2和B2的关系，……直至最低位，从而可以确定A和B的关系；只有A和B各位都相等才能有A=B。二、数值比较器第15页，共87页，2023年，2月20日，星期四1、一位比较器两个一位二进制数Ai和Bi的比较有三种结果：Ai>Bi，Ai<Bi，Ai=Bi。其真值表如下表所示。一位比较器真值表输入输出AiBi(Ai=Bi)(Ai<Bi)(Ai>Bi)01010110110000100001由表可得出一位比较器的三个输出端的逻辑表达式分别为：第16页，共87页，2023年，2月20日，星期四(Ai=Bi)AiBi(Ai<Bi)(Ai>Bi)≥1&&&&11逻辑图：第17页，共87页，2023年，2月20日，星期四2、四位比较器中规模四位数值比较器CC14585(74LS85)的逻辑图和逻辑符号如下图所示。A3A2A1A0和B3B2B1B0为比较输入；A>B、A<B、A=B为比较输出；a>b、a<b、a=b为级联输入。级联输入是为多片四位二进制数值比较器连接起来，实现更多位数比较而设置的。第18页，共87页，2023年，2月20日，星期四≥1A3B3≥1A2B2≥1A1B1≥1A0B0A3⊕B3A2⊕B2A1⊕B1A0⊕B0A>BA<BA=B≥1≥1FA>BFA<BFA=B(a)逻辑图&&&&&&&&&&&&&&&11111111逻辑图：第19页，共87页，2023年，2月20日，星期四A3A2A1A0B3B2B1B0A＞BA＜BA=BFA＞BFA＜BFA=B逻辑符号：第20页，共87页，2023年，2月20日，星期四四位数值比较器真值表①②③比较输入级联输入输出A3

B3A2

B2A1

B1A0

B0(a>b)(a<b)(a=b)(A>B)(A<B)(A=B)A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××××A2>B2A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2××××××××A1>B1A1<B1A1=B1A1=B1A1=B1A1=B1A1=B1××××××××××

××A0>B0A0<B0A0=B0A0=B0A0=B0××××××××××××××××××××××××100010001100010100010100010100010100010001第21页，共87页，2023年，2月20日，星期四第22页，共87页，2023年，2月20日，星期四八位二进制数比较时，若高四位相等，就得看低四位比较结果。用两片74LS85比较八位数时，高四位的输出就是八位数比较结果的输出。低四位片输出接到高四位片的级联输入，从而高四位相等时，高四位的输出取决于级联输入—低四位的比较结果。四位比较器的级联第23页，共87页，2023年，2月20日，星期四A3A2A1A0B3B2B1B0A>BA<BA=Ba>ba=ba<b74LS85(1)010两片74LS85构成的八位数值比较的逻辑图A3A2A1A0B3B2B1B0A>BA<BA=Ba>ba=ba<b74LS85(2)实现逻辑图第24页，共87页，2023年，2月20日，星期四AHBHAL>BLAL<BLAL=BL474LS854AL>BLAL<BLAL=BL高位ALBLAL>BLAL<BLAL=BL474LS854AL>BLAL<BLAL=BL低位Vcc第25页，共87页，2023年，2月20日，星期四三、译码器和编码器二进制译码器二-十进制译码器显示译码器二进制编码器二-十进制编码器译码器编码器第26页，共87页，2023年，2月20日，星期四把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。译码器就是把一种代码转换为另一种代码的电路。

1、译码器第27页，共87页，2023年，2月20日，星期四1）二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。第28页，共87页，2023年，2月20日，星期四0Y1Y2Y3Y4Y5Y6Y7Y＆＆＆＆＆＆＆＆111111＆10G1G2G3G4G5G6G7GSSG1GG2AG2B0A1A2A集成3-8线译码器74LS138逻辑图：第29页，共87页，2023年，2月20日，星期四真值表输入：自然二进制码输出：低电平有效第30页，共87页，2023年，2月20日，星期四A074LS138A1A2如上真值表可知:输出是低电平有效,各输出端的表达式如下:逻辑符号表达式第31页，共87页，2023年，2月20日，星期四A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、、为选通控制端。当G1＝1、时，译码器处于工作状态；当G1＝0、时，译码器处于禁止状态。引脚排列图A0

A1A2

G2A

G2B

G1

Y7

GNDVCCY0

Y1Y2Y3

Y4

Y5Y6第32页，共87页，2023年，2月20日，星期四例：用3-8线译码器74138和适当的与非门实现全减器全减器真值表ABGDiGi0000000111010110110110010101001100011111译码器的应用：第33页，共87页，2023年，2月20日，星期四A074LS138Y0A1A2G2AG1G2BY1Y2Y3Y4Y5Y6Y7&○Di&○

GiABC

100第34页，共87页，2023年，2月20日，星期四例2：74LS138的级联第35页，共87页，2023年，2月20日，星期四…………例2：74LS138的级联第36页，共87页，2023年，2月20日，星期四二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。2）8421码译码器

把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。第37页，共87页，2023年，2月20日，星期四真值表（高电平有效）第38页，共87页，2023年，2月20日，星期四逻辑表达式逻辑图第39页，共87页，2023年，2月20日，星期四A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90000011111111100011011111111001011011111110011111011111101001111011111010111111011110110111111011101111111111011000111111110110011111111110D全1真值表（低电平有效）第40页，共87页，2023年，2月20日，星期四集成8421BCD码译码器74LS42第41页，共87页，2023年，2月20日，星期四3）显示译码器数码显示器外形图

用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。第42页，共87页，2023年，2月20日，星期四显示译码器真值表真值表仅适用于共阴极LED第43页，共87页，2023年，2月20日，星期四七段数字显示译码器74LS48引脚排列图第44页，共87页，2023年，2月20日，星期四功能表（输出）第45页，共87页，2023年，2月20日，星期四辅助端功能第46页，共87页，2023年，2月20日，星期四用74LS48驱动共阴极数码管第47页，共87页，2023年，2月20日，星期四数码显示电路的显示系统第48页，共87页，2023年，2月20日，星期四2、编码器二-十进制编码器（BCD码编码器）优先编码器第49页，共87页，2023年，2月20日，星期四二-十进制编码器1）8421BCD码编码器输入10个互斥的数码输出4位二进制代码真值表第50页，共87页，2023年，2月20日，星期四逻辑表达式逻辑图第51页，共87页，2023年，2月20日，星期四2）8421BCD码优先编码器真值表第52页，共87页，2023年，2月20日，星期四逻辑表达式第53页，共87页，2023年，2月20日，星期四逻辑图第54页，共87页，2023年，2月20日，星期四集成10线-4线优先编码器第55页，共87页，2023年，2月20日，星期四二进制优先编码器集成3位二进制优先编码器74LS148第56页，共87页，2023年，2月20日，星期四ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX＝0表示是编码输出；YEX＝1表示不是编码输出。集成3位二进制优先编码器74LS148第57页，共87页，2023年，2月20日，星期四集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效第58页，共87页，2023年，2月20日，星期四集成3位二进制优先编码器74LS148的级联16线-4线优先编码器例：第59页，共87页，2023年，2月20日，星期四四、多路选择器（数据分配器）在数字系统中，经常需要在多个通道的信号中指定某个通道的信号传送到公共数据总线上，完成这一功能的逻辑电路称为数据选择器，其框图和等效电路如下图所示。

数据选择器第60页，共87页，2023年，2月20日，星期四四路选择器D0D1D2D3A1A0Y第61页，共87页，2023年，2月20日，星期四电路图逻辑符号4选1数据选择器第62页，共87页，2023年，2月20日，星期四真值表逻辑表达式由地址码决定从４路输入中选择哪１路输出。第63页，共87页，2023年，2月20日，星期四典型芯片MUX74153（双4路）MUX74152（8路，无使能控制）MUX74151（8路）MUX74150（16路）第64页，共87页，2023年，2月20日，星期四集成双4选1数据选择器74LS153选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。第65页，共87页，2023年，2月20日，星期四集成8选1数据选择器74LS151第66页，共87页，2023年，2月20日，星期四逻辑符号第67页，共87页，2023年，2月20日，星期四74LS151的真值表第68页，共87页，2023年，2月20日，星期四数据选择器的扩展第69页，共87页，2023年，2月20日，星期四数据选择器的应用基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。N=2n-1第70页，共87页，2023年，2月20日，星期四基本步骤确定数据选择器确定地址变量21n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数1选用74LS153274LS153有两个地址变量。第71页，共87页，2023年，2月20日，星期四求Di3（1）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：3第72页，共87页，2023年，2月20日，星期四画连线图4