微电子工艺chapter08of微纳制备与新器件集成

第8ICDr.DaoliOffice:Room409WestBuilding7 Textbookand列出双极型集成电路 工 工 工解 封装的目集成电路拥有许多需通过打线连接(wirebonding)的分立器件所没导体晶片(wafer)的空间和面积(realestate)，因为器件可以紧 由图可看出一个器件在一个内所占的相对大小。在分离之前，每个都要经过电性测试，有缺陷的通常以黑色墨水打印上记号，好的则被选出来封装以 (stateoftheart)IC 后面将介绍两个ULSI，一个为包含超过4200万位动态随机器(DRAM)。S 6%6%

模拟双极6%

其它数字双极 2%77% RL 度，W是宽度，Rs是方艺决定。一旦Rs已知，电阻值就由L/W决定。90µm1.3)×1kΩ/□＝10.3kΩMOS采用方法：a.在衬底上热物；b厚氧化物作为掩模；c.在化物；d.金属化 微微 与新 集d其中ox是硅氧化物的介电常数(ox/o=3.9)，d是氧化层厚度。由于下极板为重掺杂材料，MOS电容基本上与加计算：4m2面积的MOS电容介质 电子的数量是多少？两种情况下电压均为5V：a.以10nm厚SiO2为介质；b.以5nm厚Ta2O5(介电常数25)为Qoxd

=3.98.851014Fcm4108cm2 =6.91014 6.91014C/q4.31055nmTa2O5Q8.851013则电子数量为：8.851013Cq5.53106数，而是随着(VR+Vbi)-1/2变化，此处VR是外加的反向偏压，而Vbi解：(1)Q

到：Q8.85×10- (qualityfactor)Q是一个重点考虑本身的电阻，Cp1和Cp1是金属线 法是使用低介电常 L0n2r1.2106n20Ln2r1.2100

n2r 采用反偏p-n 的标准埋层双极晶体管(SBCstandardburiedcollectortransistor双极晶体管(CDI：collectordiffusedisolationtransistor)以及三扩散层双极晶体管(3D，triplediffusedtransistor)，是早期的双极型晶体管工艺；多晶来，先进的双极型晶体备大量采用了CMOS新工艺如先进的技术、多晶硅发射极、自对准结构和异质结 步是先形成埋层(buriedlayer)，这一用一高温(约1100oC)再分布的步骤，形成约具有20/□电阻的n+埋层。m)和较高的掺杂浓度(约2×1016第三步是形成横向氧化层区域。一层薄的氧化层(约50nm)先以热氧化方式生长在外延层上，接着淀积氮化硅(约100nm)。如果氮化硅直接淀积在硅上而没有一层薄的氧化层作垫层，在后续的高温工艺中氮化硅会对硅晶片表面造成。接着，使用光刻胶作为掩蔽层，将氮化硅一氧化层及(d)]。然后，将硼离子注入生长。的氧化层通常长到某表面不平。这个氧化层工艺 称为p+沟道阻断层(channelstop(surfaceinversion)及消除在相邻 总量扩散的分布来 与发射区接触区域的氧化层区域。这会造成在区域内会增加导致晶体管特性的电阻。降低这些不利效应的最佳方法是使用自对准(selfaligned)结构。最常用的自对进技术，如右图。phasediffusionsource)，(extrinsicbase)与基区的电覆盖此多晶硅层[图(a)]；使壁氧化层(大约0.1～0.4m)。(intrinsicbase)接触。 沟道阻断注入形成p-n 重掺杂的多晶硅热生长氧化层的同时，p+掺杂多晶硅扩散多晶硅发射极：改善电流增益，缩小器件纵向尺寸。自对准发射极和基区接触：发射极和基区接触直接对准形成，不需两次光刻，减小器件内部电极接触之间CMOS(CMOSFET，complementaryMOSFET)技术，用 对于一个栅极长度为0.5m的度将会小于0.10m。fNMOS：f

kTlnN Vt2

sd

MOSFET44qNaf

N di di4qNf) 4qNf) Vt

QfQit(0)QMIMC道MOSFET的。最上层为磷硅玻璃(PSG)，它通常单。虽然这两种器件都使用横向氧化层，双极型晶体管则需要一个埋层n+-p结，但MOSFET不需要垂直。制作一个n沟道MOSFET(NMOS)，面陷阱密度(interfacetrap fieldoxide)，同时也注入硼离子。场氧化层的厚度通常为0.5～1m阈值电压(如-0.5V)。 (randomaccessmemory，RAM)结构较被看好。在一 静态随 一个SRAM单元包含四个增强型MOSFET和两个耗尽 发展出了动态随机 器(DRAM)。图(a) 为由一个晶体管所构成的 逻辑1而0V定义成逻辑0。通常的电荷会在数毫秒内，主要是由态图b)为DM存储单元的版图(layot)，图c)则为沿’方向所对应的截面图。 电容利用沟道区域作下电极，多晶硅栅极作上电极，栅极氧化层则为介电层。行线(w)为一金属连线，用以减小由于寄生电阻)与寄生电容)产生的C延迟。列线(comn)则由+扩所成。MOSFET内部漏极用来作为栅极下的反型层与传输栅极间的导电连接.通过使用双层多晶硅(double-levelpolysilicon)的方法可省去漏极区域，如图(d)所示。第二个多晶硅电极由一层热氧化层与第一层多晶硅隔开，这层热氧化层在第二层电极被淀积形成前就被生长在第一层多晶硅上。因此，从行线来的电荷可以直接通过传输栅极与 栅极下的连续反型层输运至位于 栅极下的 叠式(stack)或沟槽式电容的三架构。下图(a)显示一个简单的沟槽式单元结构凹，其优点为单元的电容可通过增加沟槽深度来增加而不需增加单元在硅晶片上的表面积。制作沟槽式单元时，最主要的在于如何刻蚀出深沟图(b)为一堆叠式图(b)为一堆叠式 transistor单元结构。因为在存取晶体管1G位DRAM，采用0.18m设计标准。沟槽式电容与其周边电路是CMOS。的面积为390mm2(14.3mm×27.3mm)。包含SRM与DA两者都是挥发性 ，亦即当电源关掉所 “灰飞烟灭”。相形之，非挥发性存储器则可在电源关掉。右图a为一个有浮栅flaingge)的非挥发性 极变更过的传MS。此复合式栅由一个一般栅控制栅与一个被 在全球 双掺杂多晶硅栅结构：NMOS－n＋PMOS－p＋栅双金属镶嵌(DD 会，因为迁移率是由全部近有法为在轻掺杂的衬称为双阱(twintubs)。因为在闩锁效应(LatchUp)：CMOS晶片中，在电源VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极晶体管相互影响而产生一个低阻抗通路，它的存在会使VDD和GND之间产生大漏电流，可能对造成永久性破坏。阱阱因为低电阻衬底可以旁路外延层，降低基区电阻 MOS CMOS CMOSIC 通常使用<100>方向的单晶硅晶圆 通常使用<111>方向的晶圆 由于历史的缘故，CMOSNMOS工艺发展，使NMOSCMOS最简单的NMOSIC集成电路工艺有五道掩膜版步骤：早期的CMOSICn型阱(对p型硅晶圆片)n型源极/漏极p型源极/漏极,接触窗,金属和连接垫区

n+n+

zonemethod)制造的晶圆 H2AsH3PH3n先进的CMOS 双极型 通常使用<111>晶早期CMOSIC工艺P PPP

d.SiO2、Si3N4淀

j.刻PMOS管硅栅，硼离子 l.磷硅玻璃回流，开接触孔，金属化，钝双阱(twinwell)或是 阱(retrogradewell)。过8h的长扩散时间来达到所需2～3m的深度。这种工 优点：aN/PMOSCMOS达到最佳性能；b.N/PMOS距离可以更近，有利于集成度提高。ppnnppn n+／p右图为 阱与一般传统热扩 早期CMOSIC工艺加热退火/推进

带有P型阱的 设计者 LPCVD氮化硅(Si3N4)是非常致密的薄膜 (a)NP型阱注入(d)退火及推进e)

硅硅硅硅硅常见在先进的CMOS

注入离子(对nMOSFET而言，通米间隔中，场氧化层的厚度化层。沟槽技术可以避免这些问题，且已成为的主流技可用于先进CO式DA因为 材是C积另一个例子为下图所示用于CMOS的浅沟槽(深度小于1m)。在定义出图形后[图(a)]，刻蚀出沟槽区域[图硅可当作CMP工艺中的掩蔽层。抛光后，氮化硅和氧化CMOS 与NMOS的栅极，PMOS的阈值电压(VT≈-0.5～-1.0V)必须用硼离子注入来调整。这会使得PMOS的沟道变为埋藏式，如图(a)所示。当器件尺寸缩小至0.25m以下时，埋藏式沟道效应(shortchannel沟道长度减小到一定程度后出现的一系列二级物理效应统称为短沟道效应。这些二级物理效应包括：a.短沟道因而阈值电压减小。b.热载流子效应：器件内部的电场强。热载流子在两个方面影响器件性能：越过Si-SiO2势垒最值得注意的是短沟道效应有VT下跌、漏极导致的势垒下降及在关闭状态时漏电流大，以致于即使栅电压为零，也有漏电流经过源极与漏极。为解决此问题，在PMOS中可用p+多晶硅来取代n+多晶硅。由于功函数的差异(n+多晶异)，表面p型沟道器件并不需要调整VT的硼离子注02m以下，需要采用双栅极结构(dua-ga)，即p+多晶硅用于PS，+多晶硅用于S[图(b)]。表面沟道与埋藏沟道的VT比较如右图所示。可以看到在米时，表面沟道器件的VT下跌比埋藏沟道器件来得缓慢，这表明具有p多晶硅的表面沟道器件，很适合用于 米器件的工作。 漏端轻掺杂(LDD：lightly有源区：SiO2漏端轻掺杂(LDD：lightly

CVD在源漏扩展区周围形成反型的掺杂区，与较深的接触用于 米MOS技术中，是沟道工程的重要组成部分方法：a.多晶硅掩蔽源漏自对准注入；b.采用硅化物aa

(Pentium4)。这个ULSI采用的是0.18mCMOS技时具有CMOS与双极型器件优点的IC。我们知道CMOS在功率消耗、噪声容限(noisemargin)及采用双极集成电路具有高速、驱动能力强、适合于将这两种技术的优势结合起来就产生了BiCMOS技术。利用CMOS器件制作高集成度、低功耗的部分，而BiCMOS工艺是双极工艺和CMOS工艺的有机融以CMOS工艺为基础的BiCMOS工艺：p阱＆nBiCMOSCMOS以标准双极工艺为基础的BiCMOS工艺：双阱BiCMOS度以防止穿通(punchthrough)产生。接着，生长一轻掺BiCMOSa.n+埋层离子注 b.p+埋层离子注 d.n阱离子注e.p阱离子注 g.集电极磷离子注 i.多晶硅淀积，砷注 j.漏端轻掺杂

移速度(driftvelocity)，所以有较快的器件速度；能制成半绝缘性然而，砷化镓也有三个缺点：少数载流子非常短；缺少稳定的高性能ST制作程序如右图所示。在半绝缘的砷化镓衬底上，先用外延生长一层砷化镓，接着生长n+接触层[图a]，刻蚀出如台面的图形作 用[图b]，然后蒸镀一层金属作为源极和漏极的欧姆接触[图c]。刻蚀出沟道凹处cal s)后再进行栅极凹处(gaec)刻蚀与栅极蒸镀[图d)和]。在光刻胶剥离工艺后[图]即完成SET制图f。 片之间的切割线上(如图所示片产品和在制造过程中的各个工艺环节可以通过测试PCM结片是逻辑电路还是器件。但在这两种情形下，都使用自动测试设备(ATE)向提供激励信号并记录相应结果。ATE送进，相关反应输出并与预期结果作比较，这个程 示 电子封装 之间的比PCB:MCM： 组 。用石划线器在x轴和y轴两个方向划片，实际上是沿75μm~250μm宽的边界线实施，边界是在制造中围绕周边而形成的。现代的分离工艺使用石锯，而不是石有很多种方法封装单块IC。当人们到集成电路，双列直插封装 四方扁平封针栅阵列封 IC在电子系统中使印制电路板。与连接端口的主流连接技术。引线键合需在上的 是一种直接把IC面朝下地安装在模块或者印制电路板上的连接方法，它是通过定位在表面上的焊料凸块(倒装焊工艺中，面朝下地放在模块基体上，这样便于上的I/O端口焊盘与基体上的焊盘对准。 控制图是一种用来查明工艺性能中的漂移的SPC技术，这样，在可控的情形下有可能采取和进行修

eecxP(x)

cUCLcccentrelinecLCLcc

均值(c)，这时候控制图变成为：cUCLcccentrelinecLCLcc

c37UCLccLCLcc

ccu nununUCLuuncentrelineunLCLu

uu UCLu unLCLu u 数整体漂移或单边漂移都会带来显著的工艺。x图实现均值控制，用s图中的标准偏差检测方差，这nxx1x2...nn

1i i2

s2 (x

假设收集了m组每组数量为nx1x2,...xm是样本均xx1x2...m

nn由于μx估算出的，它就用作x图的中心线。这还表x也可以用均值μ和标准差/作归一化，则x图中nnUCLxcentrelinenLCLxn

个σ的无偏无计量。代替s的实际估算为c4s其中c4是与mis1i

m实际表明sc4是一个σ23456789c44(n4 4UCLs3114centrelineLCLs3114

UCLx ncentrelinen

nLCLx n均值是4.01μm，如果s0.09μ，那么s图的控制界限解：对n=5时，c4的值为0.94(查表)，根据(8-12)可以得出x的控制上、下限如下：UCLx

LCLx

根 UCLs3s 1c2LCLs3

41c24。。 123456789 H0:H1:

其中表达式H00

H1

H0:

A和

H1:A

t0

(yAyB

式中，yA和 yB表示每种方法中样本平均成品率，n和nB是 p p

(nA1)s2

nAnB 方差值得sA2.90,sB3.65； 出值sp3.30,t00.8 n14n2n36和n48)的样本数(ny161y266y368y461。总样本数(N)为24，所有24

y64cm-2的参数用来量化不同处理和内部的差别。令yti s(yy 1nt是所讨论论处理的样本量，yt是处理平均值。所 ss... (y t t n(yy)2

(y t t vRNk,vTk1,vDN 2 t

(yyvR NvRknt(ytTs2 T

k t

(yvD NvD

y)

n(yy)2( y

STH0:123表4ANOVAFvTkTS2/S vRNSRvDNSD表5穿孔尺寸数据的ANOVAF如果虚无假设是对的，那么S2S2比应该服从具有v和 要实施一项因子试验，人员为每组的众多变量(因子)2n微所微所表6列出了某道CVD工艺 因子23实验，其中三个因子是温度PTFPTF1‐‐‐2+‐‐3‐+‐4++‐5‐‐+6+‐+7‐++8++Pdpdp1/4[(d2d4d

d)(dd

d)]40.86(8-7其中P是压力的主效果，dp是当压力最高时的平均淀积速率，dp是当压力最低时的平均淀积速率。可以把上

PTdPTdPT1/4[(d1d4d5d8)(d2d3d6d7)]6.89(8-PTFdPTFdPTF 表7PTFy‐‐‐8+‐‐4P‐+‐4T++‐4‐‐+4F+‐+4‐++4+++4 PTF1--+2PTF1--+2+--3-+-4+++。Yf(Ac,D0 缺陷引起一个故障。PinedadeGyvez给出了泊松模型的一种出色派生，令C为衬底上电路的数量(即IC数)在C个电以CM种不同方式分布。比如，若有3个电 33

表9123456789(C

(C

1C

Y

C

exp(AD

Yexp(AD)Nexp(NAD

成品率积分(Murphy'sY eAc0

f(D)dD

f(D)(DD0

A0 f(D)exp(AcD00

1e2D0Y2D0

后来认为分布会比δ函数更好的反映出真实的缺陷密度分布，但是由于他无法把分布代入f(D)的成Y

1eD0Ac

如今，三角分布成品率模型使用在工业中以便确定制造工艺缺陷密度的影响。RBSeeds的f(D1expD

1D0

Anythingthatcangowrongwillgo D/f(D)[( 为D0=αβ。

Y

模 Ylim(1 0)exp(AD Ylim(1AcD0)

1变动系统性能水平。这些性能上的变化出“软”故估计参数成品率的常用方法是蒙特·模拟。在蒙特·卡立在样本均值和从测量数据中标准差基础之上。

(ZnCo V

为晶体管的阈值电压。在这个等式中，Co是氧化层厚度(d)的函数，VT是氧化层厚度和沟道掺杂情形的函数，或者表示为IDsat=fCoVT ，对每种可能的的Co和VT相应IDsat值，就能够估算出 Y(MOSFETs,aIDsatb)f(x)dx