RISC 指令集众核处理器功能验证与实现（二）-基础电子

精品文档-下载后可编辑RISC指令集众核处理器功能验证与实现（二）-基础电子3众核处理器验证策略及实现..

本节主要讲述Godson-T众核处理器的验证策略和实现.对于该款众核处理器的验证工作，采用让处理器核主动地执行程序验证平台被动地调试适应处理器核的“被动式”思想，通过让小核与模拟器协同一起执行同样的测试程序的“软硬件协同验证”策略，终达到所有测试程序的每条指令都比对通过的验证结果.

3.1普通指令的验证策略..

该款众核处理器的处理器小核采用顺序双发射方案设计，指令为乱序执行但顺序提交，在验证工程中，大部分执行后直接进行提交的指令都是可以采用普通指令的验证策略进行对比，即在提交阶段将小核运行情况与模拟器所执行的结果进行对比.

当待测小核core[x,y]的两条提交总线中任意有一条有效时，此时平台需要通过调用test_xy_step（x[i],y[i]）函数让模拟器对应的小核core[x,y]也执行同样的一条指令，由于模拟器可以在瞬间执行完该指令，并将执行结果输出比较或写入固定专用的寄存器中等待比较.测试平台通过调用test_xy_read_pc（x[i],y[i]）函数来获得执行指令的PC值，并以此来判断二者执行的是否为同一指令，PC值相同则执行为同一指令，可以继续验证二者执行结果是否一致.FPR.GPR.FCC.FCR为执行结果对比寄存器，对于普通指令的验证，验证平台只需根据不同情况调用以下6个函数[11]就可以调出小核具体的执行结果，再通过上述信息和关联函数进行对比即可.

平台中对于普通指令比对过程中用到的六个主要函数包括：..

3.4时序验证策略..

时序分析验证是除功能验证之外次重要的验证重点，其所包含的STA和DTA两种方式各有所长，可协调弥补，灵活使用.

STA即套用特定的时序模型穷尽覆盖.通过提取设计电路中的所有显性和隐性的时序路径，分别计算每个信号信号在这些路径上的延迟，分析其是否违反设计者给定的时序限并找出违背约束的缘由.Synopsys公司的PrimeTime工具为STA提供了一个成熟的平台，该款众核处理器的静态时序分析同样基于这样一个平台.具体验证流程可概括为确定设计数据库（Specifydatalibraries）.确定互相联系（Specifyinterconnect）.建立时序约束（Specifytimingconstraint）和时序检查与分析（Timingcheck）等.

DTA就是通常的后仿真.在设计的网表信息生成之后，通过相关工具将网表中包含的延迟信息和对应物理参数等提取出来，然后再进行仿真，检查电路在后期设计中是否满足设计期望.

DTA相比于STA来说不足之处在于产生的测试向量不够完整和详尽覆盖到每一条路径，因此DTA无法做到显示一些潜在问题路径上的时序失真.它相对于静态时序验证来说比较，但分析速度很慢，同时对多个线程或多个测试程序进行DTA的速度会是其一大瓶颈.

该款处理器的DTA工作主要测试了功能模式.通路模式和JTAG模式下进行的slow.fast以及typical三个库文件的动态时序分析，都顺利通过.同样测试通过的还有芯片与外围硬件模块之间通信消息的模拟验证.

3.5功耗评估策略..

功耗评估是衡量一个处理器性能重要的参考指标，随着市场对于处理器性能和成本考虑需求的不断增多，基于低功耗目标而设计开发的处理器受到越来越多用户的青睐.对于众核处理器来说，功耗大小优劣直接决定了其性能和未来发展趋势.因此，在芯片功能和时序的验证通过之后，努力降低设计的功耗比就是下一阶段的测试与继续验证的首要目标.

Synopsys公司的PowerCompiler和PrimeTime都是成熟的可用于系统功耗检测和优化的验证工具，在Godson-T处理器功耗评估的初期，我们同样可以采用这两种工具和测试方式作为待测芯片功耗评估的有效手段.PowerCompiler能够报出平均功耗的优势可以被用来评估每个小核的设计是否具有差异，以及系统整体功耗的横向对比；而PrimeTime工具可以针对待测设计的部分给出更为详尽的功耗分析，可具体到每一个模块的某个寄存器，提供更为详实的改进和优化导向.

PowerCompiler多用于初期对于系统功耗的整体把握，可以通过整体评估确定需要把设计的功耗降到怎样一个标准.PrimeTime在后期的评估过程中使用较多，利用设计网表.标准库器件功耗列表.内部行为转换文件（SAIF）和值转换文件（VCD）可以细化和对每一个单元或模块进行功耗比优化.这些网标或文件都可以通过在功耗仿真过程中添加相应的系统文件和库文件得到.图5给出了PrimeTime功耗评估的流程示意图.

4结束语

随着集成电路制造工艺水平的迅猛提高和计算机体系结构设计技术的发展和创新，微处理器已步入了多核并行的时代.在整个芯片的设计过程中，仿真和验证是耗时而又非常重要的一个环节.随着众核处理器设计规模的不断扩大，基于EDA工具的纯软件仿真和基于FPGA的原型验证都遇到了各自发展道路上的瓶颈.

本文的工作主要是基于EDA工具的验证，以中国科学院计算技术研究所设计开发的Godson-T众核处