同步二、十进制计数器

分类计数器计数器异步计数器同步计数器现在是1页\一共有26页\编辑于星期六除了二进制、十进制计数器之外的其它进制的计数器计数器的分类一、按计数进制分为：二进制、十进制、N进制。二进制计数器：按十进制数规律进行计数的电路当输入计数脉冲到来时，按二进制数规律进行计数的电路十进制计数器：N进制计数器：现在是2页\一共有26页\编辑于星期六减法计数器：也称递减计数器，每来一个计数脉冲，计数器按计数规律减少1。2、按计数器中触发器翻转时序的异同分为：同步和异步计数器同步计数器：构成计数器的所有触发器由统一的时钟脉冲CP控制各触发器之间状态变化是同时进行的。异步计数器：构成计数器的各触发器不采用统一的时钟脉冲CP控制3、按计数增减分为：加法计数器、减法计数器加法计数器：也称递增计数器，每来一个计数脉冲，计数器按计数规律增加1。现在是3页\一共有26页\编辑于星期六RISHumanBenefitGap이제는협치(Governance)시대입니다数值比较器지역혁신체계(RIS)구축휴먼네트워크구축지역발전협의회지역네트워크지역혁신협의회지역사랑시민회의향토연구원21C지역포럼同步计数器异步计数器计数器同步和异步计数器二进制计数器二进制计数器十进制计数器十进制计数器加法计数器减法计数器加法计数器现在是4页\一共有26页\编辑于星期六同步二进制加法计数器同步计数器中，所有触发器的CP端是相连的，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T’触发器。由JK触发器组成的4位同步二进制加法计数器，用下降沿触发。例1

分析下图即加法3位同步加法计数器的工作原理同步二进制计数器现在是5页\一共有26页\编辑于星期六写方程：（2）驱动方程（4）状态方程（1）时钟方程（3）输出方程现在是6页\一共有26页\编辑于星期六现态次态输出C000010100001011001010011000011101111011001100101001100012.列状态转换真值表将现态看成是输入变量，次态看成是输出函数与或式（状态方程）→真值表（状态转换真值表）现在是7页\一共有26页\编辑于星期六3.逻辑功能八进制计数器同步二进制减法计数器同步计数器中，所有触发器的CP端是相连的，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T’触发器。在同步二进制减法计数器中存在一个向高位借位的问题。例2分析下列3位减法计数器的逻辑电路。现在是8页\一共有26页\编辑于星期六写方程：（2）驱动方程（4）状态方程（1）时钟方程（3）输出方程现在是9页\一共有26页\编辑于星期六2.列计数器状态转换真值表现态次态输出B011101010111011111110001000010011000000001101101000100001110010现在是10页\一共有26页\编辑于星期六同步十进制加法计数器同步十进制计数器例3分析下列同步十进制加法计数器逻辑电路：现在是11页\一共有26页\编辑于星期六写方程：（2）驱动方程（4）状态方程（1）时钟方程（3）输出方程现在是12页\一共有26页\编辑于星期六2、列真值表：Y000010100000011001010011000011101110000101100101001100000001000101000100000000110001111000现在是13页\一共有26页\编辑于星期六3.十进制加法计数器时序图：现在是14页\一共有26页\编辑于星期六异步二进制计数器异步二进制加法计数器控制触发器的CP端,只有当低位触发器Q由1→0(下降沿)时,应向高位CP端输出一个进位信号（有效触发沿）,高位触发器翻转，计数加1。由JK触发器组成3位异步二进制加法计数器JK触发器都接成T’触发器，下降沿触发。1.逻辑电路图：现在是15页\一共有26页\编辑于星期六（2）驱动方程（1）时钟方程（3）输出方程（4）状态方程现在是16页\一共有26页\编辑于星期六异步置0端2.工作原理上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0＝0000状态。在计数过程中，为高电平。只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。现在是17页\一共有26页\编辑于星期六Y00001010011001010011000011100100011001010001010011110111000100011111103.状态转换顺序表现在是18页\一共有26页\编辑于星期六输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。一位二进制计数器就是一个2分频器4.工作波形（时序图或时序波形）现在是19页\一共有26页\编辑于星期六异步二进制减法计数器二进制数的减法运算规则：1－1＝0，0－1不够，向相邻高位借位，1－0＝1；每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。控制触发器的CP端，只有当低位触发器Q由0→1(上升沿)时，应向高位CP端输出一个借位信号（有效触发沿），高位触发器翻转，计数减1。各触发器应满足的条件：现在是20页\一共有26页\编辑于星期六由JK触发器组成的3位二进制减法计数器1.逻辑电路图：FF2～FF0都为T’触发器，下降沿触发。现在是21页\一共有26页\编辑于星期六3位二进制减法计数器计数状态顺序表如下2.工作原理：

计数顺序计数器状态011101000101000101101110000031457628现在是22页\一共有26页\编辑于星期六异步十进制加法计数器异步十进制计数器十进制计数器的逻辑功能，即计数状态顺序表、工作波形。异步十进制加法计数器是在4位异步二进制加法计数器的基础上经过适当修改获得的。它跳过了1010～1111六个状态，利用自然二进制数的前十个状态0000～1001实现十进制计数。学习要点：现在是23页\一共有26页\编辑于星期六4个JK触发器组成的8421BCD码异步十进制计数器电路1.逻辑电路图：现在是24页\一共有26页\编辑于星期六（2）驱动方程（1）时钟方程（3）输出方程（4）状态方程现在是25页\一共有26页\编辑于星期六3.计数