数字电路逻辑设计 第四章

数字电路逻辑设计第四章第1页，共99页，2023年，2月20日，星期六目的与要求：

第四章组合逻辑电路掌握组合逻辑电路的定义、特点。2.掌握组合电路的分析方法和设计方法。3.掌握常用中规模器件及其应用。重点与难点：

组合电路的分析和设计方法。第2页，共99页，2023年，2月20日，星期六

4.1组合逻辑电路分析4.2常用组合逻辑电路的介绍4.3单元级组合逻辑电路的分析方法4.4组合逻辑电路的设计4.5组合逻辑电路中的竞争与冒险

第四章组合逻辑电路第3页，共99页，2023年，2月20日，星期六4.1组合逻辑电路分析

组合逻辑电路概念输入：逻辑关系：Fi=fi(X1、X2、…、Xn)i=(1、2、…、m)组合电路的特点电路由逻辑门构成，不含记忆元件输出与输入间无反馈延迟回路输出与电路原来状态无关输出：X1、X2、…、XnF1、F2、…、Fm4.1.1组合逻辑电路概述组合电路某一时刻的输出仅与该时刻的输入有关，而与电路前一时刻的状态无关。第4页，共99页，2023年，2月20日，星期六例1：试分析图所示逻辑电路的功能。结论：电路为少数服从多数的三变量表决电路。解（1）逻辑表达式（2）列真值表ABCF00000010010001111000101111011111真值表（3）分析电路的逻辑功能多数输入变量为1，输出F为1；多数输入变量为0，输出F为04.1.2组合逻辑电路分析4.1组合逻辑电路分析第5页，共99页，2023年，2月20日，星期六例2：电路如图所示，分析该电路的逻辑功能。解：（1）由逻辑图逐级写出表达式

（2）化简与变换：（3）由表达式列出真值表。

（4）分析逻辑功能：当A、B、C三个变量一致时，输出为“1”，所以这个电路称为“一致电路”。000001010011100101110111ABC10000001L真值表4.1组合逻辑电路分析第6页，共99页，2023年，2月20日，星期六4.2常用组合逻辑电路的介绍4.2.1加法器不考虑低位进位,将两个1位二进制数相加的逻辑运算半加器的真值表逻辑表达式逻辑电路图1000C011110101000SBA半加器的真值表C=AB

1.半加器（HalfAdder）逻辑符号图逻辑符号图第7页，共99页，2023年，2月20日，星期六1110111010011100101001110100110010100000CiSiCi-1BiAi全加器真值表全加器进行加数、被加数和低位来的进位信号的相加2.全加器（FullAdder）逻辑符号图逻辑电路图逻辑表达式全加器真值表4.2常用组合逻辑电路的介绍第8页，共99页，2023年，2月20日，星期六两个半加器构成一个全加器4.2常用组合逻辑电路的介绍第9页，共99页，2023年，2月20日，星期六3.中规模4位二进制数并行加法器1)串行进位加法器----采用四个1位全加器组成低位的进位信号送给邻近高位作为输入信号。任一位的加法运算必须在低一位的运算完成之后才能进行。串行进位加法器运算速度不高。4.2常用组合逻辑电路的介绍第10页，共99页，2023年，2月20日，星期六

2)超前进位集成4位加法器74LS28374LS283逻辑符号74LS283引脚图低位来的进位进位输出4.2常用组合逻辑电路的介绍第11页，共99页，2023年，2月20日，星期六74LS283逻辑图4.2常用组合逻辑电路的介绍第12页，共99页，2023年，2月20日，星期六3)74LS283的扩展应用例1用两片74LS283构成一个8位二进制数加法器在片内是超前进位，而片与片之间是串行进位。4.2常用组合逻辑电路的介绍第13页，共99页，2023年，2月20日，星期六4.2.2数值比较器1数值比较器的逻辑功能输入输出ABFA>BFA<BFA=B00001010101010011001

1位比较器真值表1位数值比较器对两个1位二进制数A、B进行比较数值比较器完成对两个二进制数A、B进行大小比较真值表逻辑表达式逻辑图1位数值比较器的逻辑图4.2常用组合逻辑电路的介绍第14页，共99页，2023年，2月20日，星期六先从高位比起，高位不等时，即可区别数值的大小当高位相等，再比较低位数，比较结果由低位决定2.多位数值比较器的设计原则4.2常用组合逻辑电路的介绍第15页，共99页，2023年，2月20日，星期六74LS8574LS85的引脚图74LS85比较器不仅能完成两个4位二进制数的大小比较，还能扩展为更多位数的数值比较74LS85的逻辑符号3.集成4位数值比较器74LS854.2常用组合逻辑电路的介绍第16页，共99页，2023年，2月20日，星期六74LS85的逻辑电路图4.2常用组合逻辑电路的介绍第17页，共99页，2023年，2月20日，星期六输入输出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0××HLLHA3

=B3A2

=B2A1

=B1A0

=B0HHLLLLA3

=B3A2

=B2A1

=B1A0

=B0LLLHHL74LS85功能表4.2常用组合逻辑电路的介绍第18页，共99页，2023年，2月20日，星期六用两片7485组成8位数值比较器（串联扩展方式）低位片高位片低四位高四位输出在位数较多或速度有较高要求时应采取并联方式4.集成数值比较器的位数扩展（串联方式）4.2常用组合逻辑电路的介绍第19页，共99页，2023年，2月20日，星期六例2试比较两个7位二进制整数的大小4.2常用组合逻辑电路的介绍第20页，共99页，2023年，2月20日，星期六4.2.3编码器编码编码器的通用逻辑符号如图所示：——在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。编码器——能完成编码功能的电路。编码器有n个输入端,m个输出端,n和m应满足什么样的关系?4.2常用组合逻辑电路的介绍第21页，共99页，2023年，2月20日，星期六4输入二进制码输出1.4线─2线编码器I0

I1I2I3Y1Y0100000010001001010000111（2）逻辑功能表此编码器的输入为高电平有效。（1）逻辑框图4.2常用组合逻辑电路的介绍第22页，共99页，2023年，2月20日，星期六2.8线─3线优先编码器741488个信号输入端/I0～/I7使能输入端(/ST)3个编码输出端(QcQbQa)输出使能标志(Ys)编码器工作状态标志(Yex)逻辑电路图4.2常用组合逻辑电路的介绍1)逻辑电路图第23页，共99页，2023年，2月20日，星期六引脚图逻辑符号图2)优先编码器74148的逻辑符号图、引脚图4.2常用组合逻辑电路的介绍第24页，共99页，2023年，2月20日，星期六3)74148的扩展应用用二片74148构成16位输入、4位二进制码输出的优先编码器如图所示,试分析其工作原理。4.2常用组合逻辑电路的介绍第25页，共99页，2023年，2月20日，星期六4.2.4译码器译码是编码的逆过程，译码即是将输入的某个二进制编码翻译成特定的信号。具有译码功能的逻辑电路称为译码器。译码是编码的逆过程，是将输入的二进制代码赋予的含义翻译过来，给出相应的输出高、低电平信号。常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器。4.2常用组合逻辑电路的介绍第26页，共99页，2023年，2月20日，星期六1.二进制译码器

二进制译码器输入端若是n位二进制代码，相应地则有2n个输出端。对输入的每一种可能的代码组合，有且仅有一个输出信号为有效电平。下图是2位二进制译码器的逻辑电路。4.2常用组合逻辑电路的介绍第27页，共99页，2023年，2月20日，星期六由逻辑表达式可得2位二进制译码器的真值表如右表所示。输入输出A1A0Y0Y1Y2Y3H××HHHHLLLLHHHLLHHLHHLHLHHLHLHHHHHL分析此图可得输出端的表达式为2位二进制译码器真值表4.2常用组合逻辑电路的介绍第28页，共99页，2023年，2月20日，星期六2位二进制译码器的逻辑符号如图所示。4.2常用组合逻辑电路的介绍第29页，共99页，2023年，2月20日，星期六2.常用中规模译码器1)双2－4线译码器74××139两个完全独立2－4线二进制译码器；译码输出低电平有效；1个低电平有效译码使能端；4.2常用组合逻辑电路的介绍第30页，共99页，2023年，2月20日，星期六3个输入端3个控制端8个输出端2)3－8线译码器74××138逻辑符号图引脚图逻辑电路图4.2常用组合逻辑电路的介绍

G1

G2A

G2B

C

B

A

1

1

1

1

1

1

&

&

&

&

&

&

&

&

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

1

&

第31页，共99页，2023年，2月20日，星期六74××138集成译码器功能表输入输出G1G2AG2BABCY0Y1Y2Y3Y4Y5Y6Y7×H××××HHHHHHHH×XH×××HHHHHHHHL×××××HHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL4.2常用组合逻辑电路的介绍第32页，共99页，2023年，2月20日，星期六例3用3—8译码器构成4—16译码器X0-X3：译码输入E：译码控制E=0，译码E=1，禁止译码X3-X0：0000-0111，第一片工作X3-X0：1000-1111第二片工作000-111译码输入001000000-111译码输入1010014.2常用组合逻辑电路的介绍第33页，共99页，2023年，2月20日，星期六3)译码器应用数据分配器：相当于有多个输出的单刀多掷开关，将从一个数据源来的数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图4.2常用组合逻辑电路的介绍第34页，共99页，2023年，2月20日，星期六例4以74LS138为例说明用译码器实现数据分配器0１0１4.2常用组合逻辑电路的介绍第35页，共99页，2023年，2月20日，星期六输入输出G1G2BG2AA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74138译码器作为数据分配器时的功能表4.2常用组合逻辑电路的介绍第36页，共99页，2023年，2月20日，星期六abcdfge①数字显示框图②半导体发光二极管七段显示器件共阳极显示器共阴极显示器显示器分段布局图4）七段显示译码器要点亮共阳极显示的某一段，如何驱动？4.2常用组合逻辑电路的介绍第37页，共99页，2023年，2月20日，星期六abcdfgabcdefg111111001100001101101e③七段数码显示原理共阴极显示器4.2常用组合逻辑电路的介绍第38页，共99页，2023年，2月20日，星期六④集成显示译码／驱动器7447(共阳极)、7448(共阴极)逻辑图4个输入端3个控制端7个输出端Ⅰ内部电路（47、48电路相同，仅输出有效电平不同）第39页，共99页，2023年，2月20日，星期六Ⅱ集成显示译码器功能框图7448功能框图ABCDagb...LTRBIBI/RBO47/484.2常用组合逻辑电路的介绍第40页，共99页，2023年，2月20日，星期六Ⅲ集成电路显示译码器7448功能表十进制或功能输入BI/RBO输出字形LTRBIDCBAabcdefg0HHLLLLHHHHHHHL1H×LLLHHLHHLLLL2H×LLHLHHHLHHLH3H×LLHHHHHHHLLH15H×HHHHHLLLLLLL消隐脉冲消隐灯测试××××××LLLLLLLLHLLLLLLLLLLLLLL×××××HHHHHHHH4.2常用组合逻辑电路的介绍第41页，共99页，2023年，2月20日，星期六Ⅳ集成显示译码器7448控制端信号作用功能输入BI/RBO输出字形LTRBIDCBAabcdefg消隐脉冲消隐灯测试××××××LLLLLLLLHLLLLLLLLLLLLLL×××××HHHHHHHH逻辑功能

灭灯输入BI/RBO：该控制端有时作为输入，有时作为输出。当BI/RBO作输入使用且BI=0时，无论其他输入端是什么电平，所有各段输出a～g为0，所以字形熄灭，故称“消隐”。

动态灭零输出RBO：BI/RBO作为输出使用时，受控于LT和RBI。当LT=1且RBI=0，输入代码DCBA=0000时，RBO=0；若LT=0或者LT=1且RBI=1，则RBO=1。试灯输入LT：当LT=0时，BI/RBO是输出端，且RBO=1，此时无论其他输入端是什么状态，所有各段输出a～g均为1，显示字形8。

动态灭零输入RBI：当LT=1，RBI=0且输入代码DCBA=0000时，各段输出a～g均为低电平，与BCD码相应的字形熄灭，故称“灭零”4.2常用组合逻辑电路的介绍第42页，共99页，2023年，2月20日，星期六4.2.5数据选择器1、概述在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。将传送来的或处理后的信息分配到各通道去。数据选择器数据分配器多输入一输出选择一输入多输出分配4.2常用组合逻辑电路的介绍第43页，共99页，2023年，2月20日，星期六2、数据选择器

分类：二选一、四选一、八选一、十六选一一般数据选择器有n个地址端，2n个数据输入端，1个输出端。数据选择器通用逻辑

符号如图所示。4.2常用组合逻辑电路的介绍第44页，共99页，2023年，2月20日，星期六3.常用中规模数据选择器(1)双四选一数据选择器CT74LS1534.2常用组合逻辑电路的介绍第45页，共99页，2023年，2月20日，星期六①逻辑符号②功能表

使能端输出端数据输入公用控制输入4.2常用组合逻辑电路的介绍第46页，共99页，2023年，2月20日，星期六②功能表

③逻辑表达式根据功能表，器件使能端有效时,可写出输出逻辑表达式：4.2常用组合逻辑电路的介绍第47页，共99页，2023年，2月20日，星期六(2)八选一数据选择器CT74LS151①逻辑符号②功能表

4.2常用组合逻辑电路的介绍第48页，共99页，2023年，2月20日，星期六③逻辑表达式对于2n选1数据选择器，输出端Y的函数表达式为：，选择器处于工作态4.2常用组合逻辑电路的介绍第49页，共99页，2023年，2月20日，星期六(3)数据选择器的功能扩展①四选一选择器扩展成八选一选择器4.2常用组合逻辑电路的介绍第50页，共99页，2023年，2月20日，星期六②八选一选择器功能扩展字扩展：

组成16选1多路器4.2常用组合逻辑电路的介绍第51页，共99页，2023年，2月20日，星期六位扩展：二位八选一的连接方法4.2常用组合逻辑电路的介绍第52页，共99页，2023年，2月20日，星期六4.3单元级组合逻辑电路的分析方法4.3.1以译码器、数据选择器为核心的组合逻辑电路分析分析步骤：①写出逻辑表达式；②列出真值表；③分析电路的逻辑功能。第53页，共99页，2023年，2月20日，星期六例1分析下图电路的逻辑功能。例1逻辑电路4.3单元级组合逻辑电路的分析方法第54页，共99页，2023年，2月20日，星期六解：①根据双4选1数据选择器电路，写出其输出逻辑表达式为4.3单元级组合逻辑电路的分析方法第55页，共99页，2023年，2月20日，星期六②根据表达式，写出逻辑真值表如下表所示。ABCY1Y20000000110010100110110010101011100111111例1逻辑真值表③功能分析

由真值表判断，此电路是1位全加器功能电路。A是低位的进位CI，B、C是两个加数，Y1为全加器的本位和S，Y2为全加器向高位的进位CO。4.3单元级组合逻辑电路的分析方法第56页，共99页，2023年，2月20日，星期六4.3.2以优先编码器、超前进位加法器、数值比较器为核心的组合逻辑电路分析步骤：

①列出逻辑真值表；②分析电路的逻辑功能。4.3单元级组合逻辑电路的分析方法第57页，共99页，2023年，2月20日，星期六例2分析下图所示组合逻辑电路的功能。已知输入B3B2B1B0为5421BCD码。例2逻辑电路图4.3单元级组合逻辑电路的分析方法第58页，共99页，2023年，2月20日，星期六解：该电路由1片4位二进制数比较器和1片4位二进制数加法器构成，要写出表达式已经比较困难。可以直接根据加法器和比较器的功能，列出电路的真值表，如下表所示。NoB3B2B1B0A＞BY3Y2Y1Y00000000000100010000120010000103001100011401000010051000101016100110110710101011181011110009110011001例2电路真值表从真值表可见，电路输入5421BCD码时，输出为8421BCD码，因此，该电路是一个5421BCD/8421BCD转换电路。4.3单元级组合逻辑电路的分析方法第59页，共99页，2023年，2月20日，星期六4.4组合逻辑电路的设计4.4.1采用小规模集成器件的组合逻辑电路设计工程上的最佳设计，通常需要用多个指标去衡量，主要考虑的问题有：(1)电路最简：所用的逻辑器件数目最少；器件的种类最少；器件之间的连线最少。(2)速度要求：应使所用门电路的级数最少,以减少延迟。第60页，共99页，2023年，2月20日，星期六1、采用小规模集成器件设计组合逻辑电路的设计步骤：(1)根据对电路功能要求的文字描述，用真值表表示出输入与输出的逻辑关系；(2)根据真值表写出逻辑函数表达式；(3)根据提供的门电路，对逻辑函数表达式进行化简或相应变换；(4)根据逻辑函数表达式画出逻辑电路图。4.4组合逻辑电路的设计第61页，共99页，2023年，2月20日，星期六例1用小规模集成器件设计一个3变量的多数表决电路。当多数人同意时，提议通过；否则，提议不通过。解：根据题意，有3个输入变量，1个输出变量。设3个输入变量分别为A、B、C，输出变量为F。当输入同意时用逻辑1表示，不同意为逻辑0；输出状态为逻辑1时表示通过，输出状态为逻辑0时表示否决。得其真值表如下表所示。4.4组合逻辑电路的设计第62页，共99页，2023年，2月20日，星期六ABCY00000010010001111000101111011111例1真值表由真值表写出逻辑函数表达式：利用公式法或卡诺图法化简，得最简与—或表达式：4.4组合逻辑电路的设计（1）第63页，共99页，2023年，2月20日，星期六若采用与非逻辑器件实现，则可以对（1）式两次求反，变换成与非—与非表达式:根据⑵式画出采用与非器件组成的逻辑电路如下图所示。采用与非器件组成的例1逻辑电路4.4组合逻辑电路的设计（2）第64页，共99页，2023年，2月20日，星期六若采用或非逻辑器件实现，则对⑴式进行代数变换，先得到或与式。再对或与式两次求反，变换成或非—或非表达式。（3）（4）4.4组合逻辑电路的设计第65页，共99页，2023年，2月20日，星期六根据（4）式画出采用或非器件组成的逻辑电路如图所示。当然采用或非器件时，也可以通过对卡诺图中0格化简来得到（3）式所表示的最简或与式。采用或非器件组成的例1逻辑电路若采用与或非逻辑器件实现，则对（4）式进行代数变换，得到与或非式。4.4组合逻辑电路的设计第66页，共99页，2023年，2月20日，星期六2、只有原变量输入条件下的设计例2在只有原变量输入，没有反变量输入条件下，用与非门实现函数：F（A，B，C，D）=∑m（4，5，6，7，8，9，10，11，12，13，14）解：用卡诺图对函数进行化简，如图所示。例2卡诺图化简结果为两次求反，得：（6）（5）4.4组合逻辑电路的设计第67页，共99页，2023年，2月20日，星期六有原变量输入、又有反变量输入，则5个与非门电路即可完成式（6）功能。现在没有反变量输入，第一级反相器需用来产生反变量。所以其逻辑电路如图所示，电路为3级门电路结构。用9个与非门完成的电路图4.4组合逻辑电路的设计第68页，共99页，2023年，2月20日，星期六但是，上图所示电路不是最佳结果，如果对式（5）进行合并，得：用5个与非门完成的电路图4.4组合逻辑电路的设计（7）第69页，共99页，2023年，2月20日，星期六式（7）对应的逻辑电路也是3级门结构，虽然比前一个图少了4个反相器。但仍然不是最佳结果。因为式（5）还可以进行如下的变换:和为化简中的多余项，现在称它为生成项，加入这些生成项后，函数值不会改变，但可以得到最佳逻辑电路图,只需要４个与非门即可。（8）4.4组合逻辑电路的设计第70页，共99页，2023年，2月20日，星期六４个与非门完成的电路图可以看出，在没有反变量输入的条件下，组合电路的输入级器件的多少，取决于所有乘积项所包含尾部因子种类的多少。中间级包含器件的多少，取决于乘积项的多少。因此，为了获得最佳设计结果，应尽可能减少尾部因子的种类,尽可能地合并乘积项。4.4组合逻辑电路的设计第71页，共99页，2023年，2月20日，星期六

采用逻辑函数对比方法,将要实现的逻辑函数表达式变换成与器件的逻辑函数表达式类似的形式。实现单输出函数时，一般选数据选择器；实现多输出函数时，一般选译码器和逻辑门。中规模组合逻辑电路设计方法:4.4.2采用中规模集成器件设计组合逻辑电路4.4组合逻辑电路的设计第72页，共99页，2023年，2月20日，星期六（3)若器件的输入端数少于函数变量数,则可通过扩展和降维的方法来实现。实现方法:采用逻辑函数对比方法。对比结果:（1）若表达式与数据选择器的形式完全一致,则直接选用该器件。（2）若器件的输入端数多于函数变量数,则需对多余输入端进行处理。（一）中规模组合逻辑电路设计——数据选择器1.数据选择器实现组合逻辑函数4.4组合逻辑电路的设计第73页，共99页，2023年，2月20日，星期六（1）地址输入端数n=函数变量数m直接选用该器件方法1:用卡诺图法比较方法2:用函数表达式法比较对比结果:4.4组合逻辑电路的设计第74页，共99页，2023年，2月20日，星期六解：例1用8选1数据选择器实现逻辑函数：8选1数据选择器的卡诺图由8选1数据选择器的真值表得函数F的卡诺图如图

比较可以得到D0=0，D1=1，D2=1，D3=1，D4=1，D5=1，D6=1，D7=0，逻辑图如图4.4组合逻辑电路的设计第75页，共99页，2023年，2月20日，星期六解2：例2用8选1数据选择器74151实现逻辑函数：将逻辑函数转换成最小项表达式：4.4组合逻辑电路的设计第76页，共99页，2023年，2月20日，星期六小结:

数据选择器实际上是一个逻辑函数的最小项输出器。它不需将函数化简为最简式,只需将输入变量加到地址输入端,将逻辑函数中包含有的最小项在相应的数据输入端加逻辑1,没有包含的最小项在相应的数据输入端加逻辑0,则在数据输出端输出的就是逻辑函数F。利用数据选择器直接实现逻辑函数的一般步骤：a、将函数变换成最小项表达式b、将使能端接有效电平c、地址信号作为函数的输入变量（注意高低位）d、数据输入作为控制信号4.4组合逻辑电路的设计第77页，共99页，2023年，2月20日，星期六

2.地址输入端数n>函数变量数m当输入变量较少时,只需将数选器的高位地址端接地及相应的数据输入端接地。对比结果:4.4组合逻辑电路的设计第78页，共99页，2023年，2月20日，星期六

3.地址输入端数n<函数变量数m

n个数据输入数，m个最小项。即函数的最小项数多于数据输入端数时,通过①扩展:将选1数选器扩展成选1数选器.②降维:将m变量的函数转换成为n变量的函数。对比结果:4.4组合逻辑电路的设计第79页，共99页，2023年，2月20日，星期六①扩展法:例3：试用最少数量的四选一选择器扩展成八选一选择器。解：（1）用一片双四选一数据选择器，实现八个输入端（2）用使能端形成高位地址，实现三位地址，控制八个输入。4.4组合逻辑电路的设计第80页，共99页，2023年，2月20日，星期六例4.用八选一选择器实现四变量函数

4.4组合逻辑电路的设计第81页，共99页，2023年，2月20日，星期六卡诺图的维数——

卡诺图的变量数。降维卡诺图——

某些变量作为卡诺图内的值。记图变量——

作为降维卡诺图中小方格中值的变量。降维图的作法：若记图变量为x，对于原卡诺图中，当x=0时，原图单元值为F；当x=1时，原图单元值为G，则在新的降维图中对应的单元中填入子函数要求熟练掌握☆降维法：②降维法:

4.4组合逻辑电路的设计第82页，共99页，2023年，2月20日，星期六

AB

00

01

11

10

CD

00

01

11

100111000100001011

AB

00

01

11

10

C

0101D100D4变量卡诺图3变量降维卡诺图CC+D

0

2变量降维卡诺图A

B

011

0降维法：4.4组合逻辑电路的设计第83页，共99页，2023年，2月20日，星期六例5：用8选1数据选择器实现解：作出F的卡诺图及3变量降维卡诺图：

AB

00

01

11

10

CD

00

01

11

101101101100011010

AB

00

01

11

10

C

01D110DD4变量卡诺图3变量降维卡诺图

4.4组合逻辑电路的设计第84页，共99页，2023年，2月20日，星期六例5的实现电路图

4.4组合逻辑电路的设计第85页，共99页，2023年，2月20日，星期六一个n变量的完全译码器的输出包含了n变量函数的全部最小项。当译码器的使能端有效时，每个输出（低电平有效）对应相应的最小项的非，即因此只要将函数的输入变量加至译码器的地址输入端，并在输出端辅以门电路，便可以实现逻辑函数。4.4组合逻辑电路的设计（二）中规模组合逻辑电路设计——译码器第86页，共99页，2023年，2月20日，星期六例6利用3线－8线译码器设计一个多输出的组合逻辑电路。输出的逻辑函数式为：解：①写出函数的最小项之和形式4.4组合逻辑电路的设计第87页，共99页，2023年，2月20日，星期六②化为与非－与非式③画逻辑电路例6译码器实现电路4.4组合逻辑电路的设计第88页，共99页，2023年，2月20日，星期六例7用译码器设计两个1位二进制数的全加功能。解：由全加器真值表可得由3-8译码器实现全加功能的电路如图所示用3-8译码器组成全加器4.4组合逻辑电路的设计第89页，共99页，2023年，2月20日，星期六（三）全加器的应用8421码输入余3码输出1100例8用74LS283构成8421BCD码转换为余3码的码制转换电路8421码余