数字电路第五章 锁存器 触发器

数字电路第五章锁存器触发器第1页，共62页，2023年，2月20日，星期六教学基本要求1、掌握各类触发器的功能和电路简化表示。

2、掌握各类触发器的特性方程。3、熟悉各类触发器的电路结构并能分析其工作原理。第5章锁存器和触发器第2页，共62页，2023年，2月20日，星期六第5章锁存器和触发器5.1双稳态存储单元电路5.1.1双稳态的概念1、双稳态的物理模型2、稳态和介稳态5.1.2双稳态存储单元电路1、电路结构2、逻辑状态分析11G1G2vi1vi2图5.1.2双稳态存储单元电路第3页，共62页，2023年，2月20日，星期六11G1G2vi1vi22、逻辑状态分析（1）若Q=0，则Q=1，Q=1，保证了Q=0。形成了第一种稳态（2）若Q=1，则Q=0，Q=0，保证了Q=1。形成了第二种稳态3、模拟特性分析vo1vi1(vi2)(vo2)daecbvo1vo2有3个交点(平衡点):M(稳态)、N(稳态)、P(介稳态)PMN两种稳态之一一旦出现，都可长期保持，固称为双稳态电路。G1传输特性G2传输特性第4页，共62页，2023年，2月20日，星期六5.2锁存器锁存器:是一种对脉冲电平敏感的存储单元电路（2）逻辑符号G1G2QQSR≥1≥1触发器:是一种对脉冲边沿敏感的存储电路5.2.1SR锁存器QRSQ1、基本SR锁存器（1）电路（3）由图得逻辑表达式Q=R+QQ=S+Q第5页，共62页，2023年，2月20日，星期六SRQQ锁存器状态00不变不变保持01010101011100不确定（3）逻辑表达式（4）功能表（表5.2.1）Q=R+QQ=S+Q

可见：正常工作时，输入信号要满足SR=0的约束条件，即S=R=1是不允许的。

基本的SR锁存器具有保持、置0、置1功能。第6页，共62页，2023年，2月20日，星期六保持第7页，共62页，2023年，2月20日，星期六例5.2.1图5.2.1（a）中基本RS锁存器的S、R端的输入波形如图5.2.3虚线上边所示，试画出Q和Q的波形。第8页，共62页，2023年，2月20日，星期六第9页，共62页，2023年，2月20日，星期六①电路结构（5a）用与非门组成的基本SR锁存器G1&&G2②逻辑符号SRQQSR④功能表可见：输入SR为00时，锁存器处于不确定态；约束条件为：或S＋R=11010不变不变1111000101QQSR③逻辑表达式Q=SQQ=RQ第10页，共62页，2023年，2月20日，星期六③逻辑表达式①电路结构（5b）用与非门组成的基本SR锁存器②逻辑符号SRQQSR④功能表1010不变不变1111000101QQSR可见：输入为0,0时，锁存器处于不确定态；约束条件为：或S＋R=1第11页，共62页，2023年，2月20日，星期六

例5.2.2运用基本RS锁存器，消除机械开关触点抖动引起的脉冲输出。（a）开关在t0时断开，t1时接通；（b）实际输出波形第12页，共62页，2023年，2月20日，星期六

例5.2.2运用基本RS锁存器，消除机械开关触点抖动引起的脉冲输出。（a）电路（b）波形图S离开B时S打到A时第13页，共62页，2023年，2月20日，星期六2、逻辑门控SR锁存器（1）电路结构及逻辑符号&≥1≥1&G1G4G3G2Q3Q4QQRSEE为控制信号，一般为时钟脉冲。（b）逻辑符号（a）电路结构Q1R1SC1QESR（2）电路的工作原理当E=0时，锁存器状态不受SR影响；E=1时，锁存器状态由SR决定。逻辑符号中1R、1S受C1控制，约束条件仍为：SR=0。第14页，共62页，2023年，2月20日，星期六QQ4例5.2.3逻辑门控SR锁存器的E，S，R的波形如图所示，锁存器的原始状态为Q=0，Q=1，试画出：Q3,Q4，Q和Q的波形。&≥1≥1&G1G4G3G2Q3Q4QQRSEQ3ESR该电路很少直接应用，但是重要的基本单元电路第15页，共62页，2023年，2月20日，星期六5.2.2D锁存器Q1DC1QED（1）电路结构(图5.2.10）（2）逻辑符号（3）功能表01不变Q10×D置1置0保持功能10不变Q110E1、逻辑门控D锁存器&≥1≥1&G1G4G3G2Q3Q4QQRSEDG51第16页，共62页，2023年，2月20日，星期六2、传输门控D锁存器（1）逻辑电路(图5.2.11）11ECCG3G41G1G2DCCCC1TGTGTG1TG2（2）工作原理1G1G2D1TG2TG11G1G2D1TG2TG1①当E=1时，TG1导通，TG2断开，Q=D；②当E=0时，TG1断开，TG2导通，D被封锁，Q保持，为双稳。第17页，共62页，2023年，2月20日，星期六11ECCG3G41G1G2DCCCC1TGTGTG1TG2①当E=1时，Q=D；②当E=0时，Q保持。例5.2.4图5.2.11（a）电路的输入信号D、E的波形如图所示，试画出Q和Q的波形。解：由前分析知道：据此可画出Q和Q的波形第18页，共62页，2023年，2月20日，星期六3、D锁存器的动态特性（1）定时图建立时间tSU:表示D信号对E下降沿的最少时间提前量。EQtＳＵDtWtPLHtHtPHL（２）说明保持时间tH:表示D信号在E电平下降后需要保持的最少时间。脉冲宽度tW:表示保证D信号正确传送对E信号最小宽度的要求。传输延迟时间tPLH和tPLH:表示D、E信号作用后Q（或Q）响应的最大延迟时间。第19页，共62页，2023年，2月20日，星期六4、典型集成电路中规模集成CMOS八D锁存器(74HC/HCT373)传输门控D锁存器第20页，共62页，2023年，2月20日，星期六表5.2.474HC/HCT373的功能表高阻×H××锁存和禁止输出LHLH

LLL※LLH※锁存和读锁存器LHLHLHLLHH使能和读锁存器（传送模式）QNDNLEOE输出内部锁存器状态输入工作模式注：DN和QN的下标表示第位锁存器。L※和H※表示门控电平LE由高变低之前瞬间DN的电平。第21页，共62页，2023年，2月20日，星期六5.3触发器

D锁存器在E=1期间更新状态，此期间输出随输入变化。ECPCP有上升沿触发下降沿触发CPCP在时钟脉冲边沿作用下的状态刷新称为触发；具有这种特性的存储单元电路称为触发器.触发器主要有三种：主从触发器维持阻塞触发器传输延迟触发器第22页，共62页，2023年，2月20日，星期六5.3.1主从触发器主从触发器由两级锁存器构成，其中一级接收输入信号，其状态直接由输入信号决定，称为主锁存器还有一级的输入与主锁存器的输出连接，其状态由主锁存器的状态决定，称为从锁存器。1、电路组成1G3G4CCCC1TGTGTG3TG41G1G2DCCCC1TGTGTG1TG2主锁存器从锁存器1CPCCG3G4第23页，共62页，2023年，2月20日，星期六2、工作原理①当CP=0时，TG1导通，TG2断开，信号进入主锁存器，Q’=D；同时TG3断开，TG4导通，从锁存器维持，Q不变。②当CP从0跳到1时，TG1断开，断开了D与主锁存器的联系；同时TG2导通，主锁存器保持。这时TG3导通，TG4断开，将Q’传到Q端,使Q=D

。1G3G4CCCC1TGTGTG3TG41G1G2DCCCC1TGTGTG1TG2主锁存器从锁存器1CPCCG3G4第24页，共62页，2023年，2月20日，星期六2、工作原理①当CP=0时，TG1导通，TG2断开，信号进入主锁存器，Q’=D；同时TG3断开，TG4导通，从锁存器维持，Q不变。②当CP从0跳到1时，TG1断开，断开了D与主锁存器的联系；同时TG2导通，主锁存器保持。这时TG3导通，TG4断开，将Q’传到Q端,使Q=D

。3、D触发器的特性方程（CP上升沿有效↑）可见，从锁存器在工作中总是跟随主锁存器的状态变化，因之称为“主从”触发器。而功能上属于脉冲边沿作用引起状态刷新，固称为D触发器。如以Qn+1表示CP信号上升沿到达后触发器的状态，则有：称为D触发器的特性方程。第25页，共62页，2023年，2月20日，星期六4、典型集成电路（3）逻辑符号（2）原理（74HC/HCT74)（1）内部电路（74HC/HCT74)≥1G1G2DCCCCTGTGTG1TG211≥11≥1G3G4CCCCTGTGTG3TG4≥11111CPCCG3G4SD置位端，RD复位端，有优先权；非号是低电平有效。当CP上升沿有效。第26页，共62页，2023年，2月20日，星期六（4）74HC/HCT74的功能表10×××D10101Qn+1Qn+1CPRDSD0111011001↑↑×××11010输出输入表5.3.174HC/HCT74的功能表约束：第27页，共62页，2023年，2月20日，星期六5.3.2维持阻塞触发器1、电路组成CPD&&&&G5G6QQ&&&&G1G2Q1&&&&G3G4Q2Q3Q4置1维持线置0阻塞线置1阻塞、置0维持线2、工作原理

(2)CP由0到1后瞬间，G2G3打开，Q2Q3由G1G4输出状态决定，Qn+1=D。

(3)CP=1期间，触发器状态不受D的影响。当Q=1时Q2=0，将G1封锁，维持Q2=0，从而维持Q=1，称置1维持线；将G3封锁，Q3=1也不会变，从而阻塞了D输入的置0信号，称置0阻塞线。当Q=0时Q3=0，将G4封锁，既而阻塞了D=1信号，Q4=1与CP=1、Q2=1维持Q3=0称置1阻塞、置0维持线。

(1)CP=0时，G2G3被封锁，输出Q状态不变。Q2Q3使G1G4打开，Q4=D,Q1=D。第28页，共62页，2023年，2月20日，星期六（1）CP=0时，触发器的状态不变。可接收信号D。（2）当CP由0变1时触发器翻转。Qn+1=D。（3）触发器翻转后，在CP=1时输入信号被封锁。触发器的状态不变。该触发器是在CP正跳沿前接受输入信号，正跳沿时触发器翻转，正跳沿后输入即被封锁，三步都是在正跳沿前后完成.工作原理归纳第29页，共62页，2023年，2月20日，星期六3、典型集成电路

74LS74、74F74（TTL集成）CPD&&&&G5G6QQ&&&&G1G2Q1&&&&G3G4Q2Q3Q4SDRD右图为74F74电路，是在图5.3.5的基础上增加直接置1端和直接置0端构成。直接置1端直接置0端第30页，共62页，2023年，2月20日，星期六5.3.3利用传输延迟的触发器1、逻辑电路2、逻辑符号G12G11G13G4G3G23G22G21&&&&&&QQ≥1≥1CPJKSRJK触发器1J1KCPC1QQJK第31页，共62页，2023年，2月20日，星期六3、工作原理触发器状态不变，处于稳态。G12G11G13G4G3G23G22G21&&&&&&QQ≥1≥1CPJKSR011000000

G13、G23打开

，Q状态不变。设触发器的前状态为Qn，由图可得

(1)CP=0时，封锁G12、G22、G3、G4，JK被锁；

(2)CP由0变1后瞬间，G12、G22抢先打开，G11、G21仍锁定，输出不变。延迟一段时间，J、K经G3、G4

起作用。触发器状态不变第32页，共62页，2023年，2月20日，星期六同时：可见：无论J、K为何值，若Qn=1，则S=1；若Qn=0，则R=1，即S、R不可能同时为0。电路已接收了J、K。S=JQn、R=KQn仍作用于G13

、G23

的输入端。在S，R尚未来得及变化的期间，由于G12、G22输出为0，输出的SR锁存器的输出状态由S、R确定(右图为此时的等效电路)，触发器的状态将依JK转换。随着G3、G4延迟的结束，S=R=1，触发器回到(1)的情况。

(3)CP由1变

0后的瞬间，G12、G22抢先关闭，G3、G4

两门的延迟使&&QQS=JQnR=KQn第33页，共62页，2023年，2月20日，星期六触发后的输出状态为:整理得：这就是JK触发器的特性方程:时钟脉冲CP取非,说明是下降沿触发(↓)由于这种触发器的状态转换发生在时钟脉冲由1变0瞬间，为区别下降沿到来前后触发器的状态，以Qn表示触发器现在的状态，以Qn+1表示触发器下一个状态，则由等效图得&&QQS=JQnR=KQn第34页，共62页，2023年，2月20日，星期六4、典型集成电路74F系列TTL电路JK触发器，见P.222图与原理电路相比，改变了门电路的位置，增加了置位(置1)端和复位（置0）端74F11274F112芯片含有两个JK触发器第35页，共62页，2023年，2月20日，星期六4、典型集成电路逻辑符号：1SD2SD1Q2RD2K1CP1K2J1J2CP1RD2Q2Q1Q1JC11KSR74F112的国标逻辑符号（引脚见右图5.3.10)图5.3.10

74F112的国标逻辑符号第36页，共62页，2023年，2月20日，星期六HHHHHHLHRD××CPH

LL××JLHL××KLHHLHLLHQn+1输出HHHHHLSD输入Qn+1HH×××LL表5.3.274F112功能表第37页，共62页，2023年，2月20日，星期六5.3.4触发器的动态特性动态特性:反映触发器对输入信号和时钟信号之间的时间要求,以及输出对时钟响应的延迟时间。CPQtＳＵDtWtPLHtHtPHLtPHLtPLHTcminQ(1)建立时间tSU(2)保持时间tＨ(3)传输延迟时间tPLH和tPHL

(4)触发脉冲宽度tW(5)最高触发频率fcmaxfcmax=1/Tcmin第38页，共62页，2023年，2月20日，星期六5.4触发器的逻辑功能

一、几种触发器

通常分为：D触发器、JK触发器、T触发器、SR触发器等几种。

以时钟脉冲的触发沿到来为界，触发沿到来前触发器的状态称为现态Qn，而触发沿触发后的状态称为次态Qn+1。(1)DQQCP1DC1TQQCP1TC1JQQCP1JC1K1KSQQCP1SC1R1R(2)(4)(3)逻辑功能：是触发器的次态与现态、输入信号的逻辑关系。可用特性表、特性方程或状态图来描述。第39页，共62页，2023年，2月20日，星期六D=1D=0二、D触发器2、特性方程：逻辑功能的逻辑表达式描述。QnDQn+1000011100111011、特性表：逻辑功能的真值表描述。Qn+1=D3、D触发器状态图：逻辑功能的状态图表示。D=1D=0第40页，共62页，2023年，2月20日，星期六J=×K=0J=0K=×三、JK触发器2、JK触发器特性方程QnJKQn+100000010010101111001101011011110011、特性表3、D触发器状态图J=1K=×J=×K=1第41页，共62页，2023年，2月20日，星期六例5.4.1设下降沿触发的JK触发器时钟脉冲和J、K信号的波形如图5.4.4中虚线上部所示，试画出输出端Q的波形，设触发器的初始状态为0。解：根据特性表、逻辑表达式或状态图都可画出Q端的波形，如图5.4.4虚线下部所示。第42页，共62页，2023年，2月20日，星期六T=0T=0四、T触发器2、T触发器特性方程QnTQn+1000011101110011、特性表3、T触发器状态图T=1T=1T=1时为计数态，T=0为保持态。第43页，共62页，2023年，2月20日，星期六4、T’触发器(2)T’触发器特性方程QnT’Qn+101111001(1)特性表(3)T’触发器状态图T’=1T’=1(4)T’触发器逻辑符号CPC1QQ第44页，共62页，2023年，2月20日，星期六S=×R=0S=0R=×五、SR触发器2、SR触发器特性方程QnSRQn+1000000100101011不确定100110101101111不确定011、特性表3、SR触发器状态图S=1R=0S=0

R=1可见：用JK触发器可实现SR触发器的功能。第45页，共62页，2023年，2月20日，星期六六、D触发器功能的转换1、D触发器构成JK触发器电路:JQQCP1DC11&≥1&K第46页，共62页，2023年，2月20日，星期六2、D触发器构成T触发器电路:QQCP1DC1=TQQCP1DC1=1T3、D触发器构成T’触发器QQCP1DC1(1)用异或门实现(2)用同或门实现第47页，共62页，2023年，2月20日，星期六（1）锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息，所以又称为存储单元或记忆单元。（2）锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。（3）基本SR锁存器由输入信号电平直接控制其状态，传输门控或逻辑门控锁存器在使能电平作用期间由输入信号决定其状态，状态随输入信号变化而变化。（4）触发器是对时钟脉冲边沿敏感的电路，根据不同的电路结构，它们在时钟脉冲上升沿或下降沿作用下改变状态。（5）触发器按逻辑功能分类有D触发器、JK触发器、T(T′)触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。每一种逻辑功能的触发器都可以通过增加门电路和适当的外部连线转换为其他功能的触发器。小结第48页，共62页，2023年，2月20日，星期六作业

P238：5.2.5;5.3.1;

5.4.1;5.4.3;5.4.6;第49页，共62页，2023年，2月20日，星期六第五章习题课第50页，共62页，2023年，2月20日，星期六5.2.3由与或非门组成的SR锁存器如图题5.2.3所示，试分析其工作原理并列出功能表。第51页，共62页，2023年，2月20日，星期六保持保持01不确定不变不变100不变不变010×0101×001101111锁存器状态QQRSE图5.2.3功能表解：图题5.2.3中的锁存器，当E=0时，无论输入端S、R逻辑值如何变化，其输出都维持原来状态不变；当E=1时，其输出跟随S、R逻辑值的变化而变化。它的功能表如图5.2.3功能表所示。第52页，共62页，2023年，2月20日，星期六

5.2.4图题5.2.3所示锁存器的E、R、S端的输入信号波形如图题5.2.4所示，试画出Q和Q端的波形，设初态Q=0。第53页，共62页，2023年，2月20日，星期六解：从初态Q=0开始，按照图题5.2.4所示波形，根据图5.2.3功能表，推导出输出端Q和Q的波形，如图题解5.2.4所示。图题解5.2.4保持保持01不确定不变不变100不变不变010×0101×001101111锁存器状态QQRSE图5.2.3功能表Q第54页，共62页，2023年，2月20日，星期六解：由教材P215功能表，先用传送模式，LE＝1，更新状态，然后LE＝0把新状态锁存。设计电路如图（a），要求的波形如图（b）。第55页，共62页，2023年，2月20日，星期六

5.4.5电路如图题5.4.5所示，设各触发器的初态为0，画出在CP脉冲作用下Q端的波形。图题5.4.5第56页，共62页，2023年，2月20日，星期六

解:由JK触发器的特性方程，对照图题5.4.5各触发器电路可得各图的特性方程：由方程可画出各触发器Q波形如右：第57页，共62页，2023年，2月20日，星期六

5.4.7逻辑电路如图题5.4.7所示，已知CP和A的波形，画出触发器Q端的波形。设触发器的初始状态为0。解：分析：时钟脉冲的变化一方面使Q变化，另一方面Q和CP又引起清零R的变化导致Q变化，故综合考虑，也画出R波形。在Q=0时R=1,只有负跳变时Q才能变，而Q=1时，在=1时，R=0又使Q=0,一旦Q=0，R又立即变为1。结果如上图。图题5.4.7第58页，共62页，2023年，2月20日，星期六

5.4.10逻辑电路和输入信号波形如图题5.4.10所示，画出各触发器Q端向波形。设触发器的初始状态均为0。解：图题5.4.10中的R端是异步置零端，高电平有效，当R=1时Q=0。分别分析CP1和R1对Q1的影响及CP2和R2对Q2的影响，列出真值表，然后画出如图