简易频率特性测试仪

本文格式为Word版，下载可任意编辑——简易频率特性测试仪7.2.3扫频测量原理及软件设计367.3本章小结378频率特性测试仪的测试

8.1测试原理与方法388.1.1硬件平台的准备388.1.2测试方法和过程介绍398.2测试结果分析398.3本章小结409结论与展望

9.1总结419.1.1所完成的任务与设计创新419.1.2设计存在的问题与不足419.2展望41致谢43范围也需要尽可能的宽。再者，为了提高系统的稳定性，电路的走线设计也必需合理，信号完整性要求高。最终，也是最重要的一点，必需要能够以一种友好的方式将测量结果输出，并能便利的进行人机交互，这样，系统的易用性才有保障，也才能够很好的发挥其测量功能。

2.2系统实现的几种具体方法和电路分析12根据出现年代的不同，频率特性仪经历了模拟系统到模数混合系统的发展，早期的频率特性测试仪主要以纯模拟系统为主，随着数字技术的发展，时至今日，频率特性测试仪的核心部分已经被性能稳定的数字系统所代替。2.2.1扫描信号源的实现方法分析早期的频率特性测试仪多采用LC振荡电路协同AGC电路来获得扫描信号。例如国产扫频仪BT3C，其扫频信号发生电路如图（2.1）所示。其采用了高频晶体管谐振放大电路，通过改变基极参考电压来改变扫描信号频率。此电路输出信号稳定性受到电阻电容电感等参数的影响，会因使用环境的不同而产生不同程度的误差。因此不适合进行较高精度的测量。VCCL1R133KC11000pD12CB11R34K7R4510R24K7Q13DG818VCCVCC3D22CB11L2GND高频输出，至AGCR533K扫描电压图2.1BT3C扫频仪扫频信号发生电路随后，出现了生成正弦信号的模拟集成电路，如MAX038[6]、ICL8038[7]。两者都能产生频率可调的正弦信号，不同的是，ICL8038所能产生的信号频率为300KHz，而MAX038最高能产生40MHz的正弦信号。但是作为模拟电路，两者要实现确切频率的信号输出，只能采用闭环调理的方法，通过对输出信号的频率进行采集，再改变信号频率控制电压来一步步调理得到所需频率的信号。随着数字电路技术的不断发展，出现了直接数字频率合成（DDS）技术[8][9]，直接数字频率合成技术以数字化方式实现了信号的生成。DDS具有低成本、高1235分辩率和响应速度快等优点。DDS从相位概念触发直接合成所需波形，其一般结构包括相位累加器、ROM查找表、D/A转换器和低通滤波器。图（2.2）为著名的DDS芯片AD9850内部结构图[10]。DDS技术产生的信号相位噪声小、频率精度高，但受限于数字电路的工作速度，所能产生信号的最高频率一般都在几百MHz。

图2.2AD9850基本框图

2.2.2幅度检测电路实现方法的分析

对于交流信号幅度检测，最常用的方法是峰值检波电路，图（2.3）为TI公司运算放大器芯片OPA128数据手册中提供的一种峰值检波电路参考设计[11]。受电容充放电速度以及二极管工作速度的影响，采用该电路结构最高可测量信号频率不超过500KHz[11]，这也是此类峰值检波电路可测量的极限频率。因此，二极管式峰值检波电路可测量信号频率不高，而且，由于电容多少都有漏电的存在，因此，该电路测量精度也较低。

R110kC110pD21N914R21MV315VF2T12N4117A422-V4154-6D11N9143++6VF13VG1+7++U1OPA606EU2OPA128V115C21nV2157

图2.3基于OPA128的峰值检波电路

除了采用二极管+电容的模拟方式来进行峰值检波，还可充分运用单片机通过模拟—数字转换来对信号的峰值进行提取，其核心思想就是以较高的采样速率

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对待测信号进行模数转换。根据奈奎斯特定理[12]，在进行模拟/数字信号的转换过程中，当采样频率fs.max大于信号中最高频率fmax的2倍时(fs.max>2fmax)，采样之后的数字信号完整地保存了原始信号中的信息，一般实际应用中保证采样频率为信号最高频率的5～10倍；因此，只需要以待测信号最高频率的5至10倍采样率去对信号进行模数转换，即可得到原始信号中的完整信息，再对采样到的一个或多个周期的信号值进行排序处理，筛选出最大值和最小值，即可得出待测信号的峰值。采用这种方法可测的信号的频率受处理器处理速度以及模数转换速度的限制。采用FPGA或DSP做控制器再加上高速的ADC能较大的提升可测信号的带宽。如FPGA以40M的速度控制采样率为40M的高速ADC进行采样，可测量低于8MHz的信号的峰值。

上述方法虽然可以提升峰值检波电路的带宽，但是ADC的占用率还是比较高，一个ADC最高只能测得其采样速率1/5的信号峰值。

另一种可实现较高速度峰值检波的方法是采用FPGA+高速DAC+高速比较器，该方式甚至不需要ADC即可得到被测信号的峰值，其原理如图（4）所示：FPGA通过不断调整DAC输出信号的大小，当DAC输出信号幅值小于待测信号幅值时，高速比较器输出端会有和待测信号同频的方波输出，方波脉冲宽度与DAC输出信号的幅值以及待测信号的峰值大小相关，例如，若DAC输出信号高于待测信号时比较器输出高电平，DAC输出信号小于待测信号时比较器输出低电平，DAC输出信号幅值比待测信号的峰值越小，比较器输出方波占空比越小，当DAC输出信号幅值大于待测信号峰值时，则比较器输出信号保持为高电平。因此，只需要通过不断的调理DAC输出信号幅度，并用FPGA采集比较器输出信号，找到DAC信号输出幅度与待测信号峰值最近的一点，即为待测信号峰值。此种方式在信号峰值稳定时能够达到很高的速度。例如FPGA以40M的速度控制一个转化速率为40M的DAC进行峰值检波，最高可测得40M的模拟信号的峰值。此种方式检测精度主要与DAC的位数相关，DAC位数越高，测量精度越高。由于采用了比较器，系统简单受到突发噪声的干扰而得到错误的信息，但可以通过屡屡测量来消除误差。

FPGADAC高速比较器待测系统

图2.4FPGA+高速DAC+高速比较器峰值检波原理

2.2.3相位检测电路实现方法的分析

相位检测的方法[13][14]主要有过零法、相关分析法以及快速相位检测法。

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过零法实现的一般结构如图（2.5）所示。系统需要一路和被测信号同频的信号作为参考信号，在检测过程中，将参考信号和待测信号分别送入过零比较器，对于每一路信号，当输入信号过零点时，过零比较器输出发生变化。通过单片机或者DSP或FPGA来对过零比较器的输出信号进行捕获或采样，再测算出两个信号上升沿或下降沿之间时间的差值，即为两信号相位之差。采样这种方式测量相位，精度主要与单片机或DSP、FPGA等控制器的运行速度有关，控制器运行速度越快，则测量精度越高。但是由于采用了过零比较电路，而过零检测电路的抗干扰能力不高，因此简单受到干扰而产生错误的输出，从而得到错误的结果。

过零比较器过零比较器图2.5过零法相位检测原理

单片机、DSP或FPGA

相干检测法主要利用了同频信号之间的相位相关性，由于噪声信号往往与有用信号之间的相关性很小，因此这种方法能很好的滤除噪声的干扰。

快速相位检测法该检测方法的基本原理是利用正弦波的正半周和负半周的对称性,可以把正弦信号之间的相位差可以在1/4信号周期内被检测出来。

关于相干检测法和快速相位检测法的具体分析和实现，请参看的ADC就可以实现数据的采集。由于电路运用了信号的相关性，因此大大减少噪声信号对系统的干扰，系统的稳定性很高，适合在恶劣的环境下工作。

2.3本章小结

本章首先分析了频率特性测试仪的工作特点和控制特点，通过介绍几种常见的设计方案，分析了各种方案的优缺点，并结合本设计最终的定位，如测量范围、精度要求、便携性等，最终确定了以零中频解调原理为核心的设计方案。

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3零中频解调电路的设计与实现

在基于零中频解调原理的频率特性测试仪的设计中，零中频解调电路作为信号幅度和相位提取的关键部分，其精度和抗干扰能力直接决定了整个系统的精度和稳定性。因此，本章通过对零中频解调电路的几种不同的实现方法，从精度、速度、稳定性和成本等方面进行了详细的分析对比，并最终根据系统的性能要求，确定了零中频解调电路的具体实现方案。

3.1零中频解调电路设计方案论证

由2.2.4可知，模拟方式实现零中频解调电路需要两个高速乘法器，两路低通滤波器，两路放大器以及两个模数转换器。当然，零中频解调电路也可采用数字方式来实现，采用数字方式实现所需要的器件为3个高速ADC（假使参考信号也由FPGA产生，理想状况下可省略两路对参考信号进行采样的ADC），一片能够进行快速乘法运算的控制器如高性能DSP或FPGA，而且要求控制器能进行一定的数字滤波运算。下面以最大带宽50MHz为标准，分别从成本、性能两个方面来对这两种实现方式进行分析论证，并最终得出本设计采用的具体方案。

3.1.1模拟方式与数字方式性能比较

由于模拟信号是连续的，因此采用模拟方式实现最高频率50MHz的零中频解调，只要后级ADC采样位宽足够，可以保证很高的精度。但是模拟电路简单受噪声的干扰，因此模拟实现方式对电路设计的要求较高，电路设计的好坏将直接影响测量结果的确凿性。采用模拟方式实现，由于信号都是直接以模拟量的形式进行变换，没有数字电路中采样率的限制，因此实现50MHz的带宽相对比较轻松。

而对于数字实现方式，系统的精度主要取决于前端高速ADC的位宽，但同时也取决于数据在进行数字运算时候的精度，整数运算方式精度最低，定点型运算精度稍高，精度最高的是浮点运算，因此为了提高系统的测量精度，需要采用高精度的数据类型进行运算。但是，由于采用了数字方式，因此电路的整体抗干扰能力较强，噪声来源主要为ADC采样时的量化噪声。3.1.2模拟方式与数字方式成本比较

上面探讨了模拟和数字两种实现方式的性能，单就性能方面来说，两种实现方式都能做到较高的精度以及较快的速度，而且数字实现方式对噪声的抗干扰能力要更强一些。接下来将对实现上述性能模拟方式和数字方式各需要的电路及其成本进行比较。

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要实现50MHz带宽的零中频解调，数字方式最低需要1路采样速率不低于250M的ADC，以及两路不低于250M转换速率的DAC，或者3路采样速率不低于250M的ADC。由于ADC采样速率不低于250M，因此控制器的工作频率以及IO速率都不能低于250M。而且，要能够实现高精度且快速的乘法运算，对控制器的性能要求极高，一般的DSP已经很难做到，只有高端的FPGA芯片可以实现。因此，若采用数字方式实现，系统的成本将十分的昂贵。

若以模拟方式实现50MHz带宽的零中频解调，则电路成本则相对于数字实现方式要低好多。采用模拟方式，需要两个四象限高速模拟乘法器，两路低通滤波器以及两通道的低速ADC转换器，整个电路实现成本很低。若采用数字方式，成本将达数千元。

而本设计的目标就是要设计一个低成本便携式频率特性测试仪，因此，数字实现方式由于其昂贵的成本并不适合本设计。故本设计采用模拟实现方式来完成零中频解调电路的设计。

3.2零中频解调电路设计方案及实现

零中频解调电路作为本系统核心电路之一，其性能直接决定了整机的性能和精度，本节通过对零中频解调电路的具体实现方案进行分析和探讨，设计了一套稳定可靠的零中频解调电路。

3.2.1实现零中频解调电路的元器件选择

由于本频率特性测试仪设计带宽为40MHz，因此，零中频解调电路所需乘法器的带宽需要不低于40MHz。常用的模拟乘法器有MLT04、MPY634、AD534、AD539、AD834[21][22]、AD835[23]等等。其中MLT04的-3dB带宽为8.9MHz，MPY634的带宽为10MHz，AD534带宽为1MHz，均不满足设计所需带宽，因此不选用。AD539带宽可达60MHz，虽满足系统要求，但带充裕量不足，在接近满带宽时信号会出现衰减。AD834拥有800MHz的高带宽，单从带宽上来说以绰绰有余。但由于AD834输出采用开路集电极的差分电流对形式。因此，若要采用以接地电压为基准的单端信号输出时，需要另加信号变换电路，而本设计中为了和后级电路信号进行链接，又必需采用以地为基准的单端模式，因此，若采用AD834，则必需另加差分转单端电路，使系统设计更加繁杂。AD835是一款带宽为250MHz的电压输出型模拟乘法器，相对于AD834，使用AD835时外部电路简单，AD835输入阻抗极高，因此适用于输入信号阻抗较大的场合。AD835的电压输出型结构使得其只需要极少的外部元件便能被设计成各种应用电路，包括高速乘法、除法、平方运算，以及宽带调制和解调、相位检测和测量、正弦波频率加倍、视频增益控制和键控、电压控制放大器和滤波器。经过多方面分析综合，本设计采用AD835来做为零中频解调电路的核心元器件。

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1234A3.2.2AD835介绍以及特性分析图（3.1）为AD835内部结构图[22]，ABX1X2X=X1-X2AD835XYXY+ZWoutputBY1CY=Y1-Y2CY2ZinputDTitleSizeA4Date:File:2023/5/22SheetofE:\\毕业设计业务\\梅雪松\\写论文用原理图DrawnBy:\\AD835内部结构图.SchDoc4DNumberRevision图3.1AD835内部结构图123其基本输入输出关系为W?X?Y?Z，AD835具有两路差分电压输出、一路单端输入、一路电压型输出。其中X与Y路为乘法输入端，采用差分输入结构。通过采用差分输入结构，可有效的降低系统噪声对信号的干扰。Z路为加法输入端，通过在Z端输入一个信号，可在X与Y路信号的乘积结果上加上一个对应的信号，这在不同系统之间进行信号的无损传递往往十分有用。若X、Y的乘积结果为交流信号，通过在Z端加上一个适合的正向电压信号，便可将X、Y的乘积结果抬升对应的电平，从而使最终W的输出结果为不低于地电平的信号，此信号便可直接与单路电源供电的系统对接，而不会损失任何信息。例如，若X、Y的乘积结果幅值范围为-1V~+1V，若在Z端加上一个固定的1V的直流电压，则可使最终的输出信号幅值范围为0V~2V，此信号便可直接送入采样电压范围为0~3.3V的ADC采样电路进行采样。对于AD835，使用单端输入的方式很简单，只需将对应的负输入端接地即可。3.2.3AD835为核心的零中频解调电路设计

图（3.2）为采用AD835芯片设计的零中频解调电路中I路电路原理图，Q路电路结构与I路一致。设计中采用了单端输入的模式（输入模式主要是由输入信号的类型决定的），因此X2与Y2输入端被接至地电平。根据ADI公司提供的芯片参考手册，AD835可工作在正负5伏的双电源下。因此系统设计工作电压为?5V，考虑到此电路最高工作在40MHz的频率下，为了滤除供电电源的噪声，采用了高质量的电源滤波电路。其中L15和L16为高频磁珠，C66和C71为10uF的钽电容，以滤除电源中的低频杂波，为AD835提供稳定的能量，C67和C72为0.01uf的瓷片电容，用以滤除100MHz[24]以下的高频噪声信号。P5为输入型BNC接头，其输入信号为待测系统的输出信号Signal_X，R36为50欧姆

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的输入电阻，根据被测系统的实际输出状况，可选择接入或不接入。若被测系统输出为电流信号，则需要接入该电阻，若为电压信号，则不需要将其接入电路。I路中AD835的X1输入为参考信号1，Q路中AD835的X1输入为参考信号2。I路和Q路的Y1输入端均为待测系统的输出信号Signal_X。为了充分利用AD835的较低的电源轨，设计中将Z输入端接地，即未给X、Y乘积结果加上直流偏置，

12以保证输出信号的幅值只与两路乘法输入信号有关。3P5Signal_XAR36SMB49.9RAGNDCos_out1AGNDC670.01uFSignal_I+5V_ANAC64L15CiZhuC6610uFAGNDAGNDR30DNPU8A2R3310KR3410K3C6911.25nFAGNDAGNDL16CiZhuL18CiZhuGND-5V_ANAAGNDAGNDC7310uFC7022.50nFL17CiZhuC740.01uF-5V_ANAAGNDR31Res2023uFC65CiZhu0.01uFL14+5V_ANA8NE55321I8765U9AD835X1X2VPWY1Y2VNZSignal_XBAGND0.01uFC72C7110uFAGNDR35100R12344R32DNPSignal_I图3.2AD835零中频解调电路乘法器的输出被送至以NE5532为核心的2阶低通滤波器。二阶低通滤波器一般有Sallen-Key结构和多路反馈结构（MFB），Sallen-Key结构单位增益稳定，C品质因素不高，适合一般应用；多路反馈结构可实现较高的品质因素和较高的增益，适用于对品质因素或增益要求较高的场合。由于该设计中对滤波器的品质因数要求不高，因此采用Sallen-Key结构。为了保证低通滤波电路电源的纯净，采用了与AD835一致的电源滤波方式。R33、R34、C69、C70为确定该滤波器截止频率的元件，通过选取不同的值可获得不同的截止频率。R31和R30为确定该D滤波器增益的元件。系统放大倍数A=1+R31/R30，通过对该一般结构的频率特TitleSizeA4Date:File:3性进行仿真，发现该结构对在截止频率点上的信号会有一个十分大的增益，例如，将R31和R30均设置为10K，则该滤波器频率特性如图（3.3）所示。为了对此12Nu2023E:\\毕尖峰信号进行处理，必需参与适当的RC吸收网络。当参与RC吸收网络后，会改变系统的输入输出阻抗，为了保证各部分电路阻抗的一致性，将R31取值为0（短路），R30取值为无穷大（开路），该结构便成了一个单位增益的低通滤波器。

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RSTGNDDDS_D7DDS_D6DDS_D5DDS_D4DDS_D3DDS_D2DDS_D1DDS_D0C10.1UGNDGNDGNDAVDD1.3KU2AVDDGNDR4C3AVDDGNDAVDD0.1U0.01UR2DVDD807978777675747372717069686766656463626112345678910DDS_REFCLKGNDGNDDVDDDVDDDGNDDGNDDGNDDGNDDVDDDVDDDGNDMASTERRESETS/PSELECTREFCLKREFCLKBAGNDAGNDAVDDDIFFCLKENANCAGNDPLLFILLTERWR/SCLKRD/CSBDVDDDVDDDVDDDGNDDGNDDGNDFSK/BPSK/HOLDSHAPEDKEYINGAVDDAVDDAGNDAGNDNCVOUTAVDDAVDDAGNDAGND2122232425262728293031323334353637383940WRRDFDATAOSK

DVDDU1DVDD321DVDDC2AVDD133RDDS_REFCLKDVDDP1DVDDR12CY1CLKOUTGND3GNDVCCCRY24DIRVDDA1B1A2B2A3B3A4B4A5B5A6B6A7B7A8B8DGNDGD7D6D5D4D3D2D1D0GNDDVDDGND74LS245GNDDVDDU3DVDDGND20231716151413121119R350R3.9KGNDDDS_ADDR5DDS_ADDR4DDS_ADDR3DDS_ADDR2DDS_ADDR1DDS_ADDR0DVDDGNDADDR5ADDR4ADDR3ADDR2ADDR1ADDR0D7D6D5D4D3D2D1D0AVDDR550R12345678910DIRVDDA1B1A2B2A3B3A4B4A5B5A6B6A7B7A8B8DGNDG74LS245GNDDVDDU4DVDDGND20231716151413121119GNDAVDDR650RGNDI_out1GNDI_out1#I_out2#图4.1扫频信号发生电路单端输出，因此将64引脚接地，以选择单端时钟模式。

过一个33欧姆的端接电阻连接到AD9854的时钟输入端，由于AD9854可支持时，则使能差分时钟输入，当64脚为低时，则使用单端时钟。本设计中晶振为

接低电平，可以选择使用并行或串行通信方式。本设计中为了实现对AD9854的

单端或差分时钟输入，通过引脚64可设定芯片采用何种时钟输入，当64脚为高高速控制，将其第70脚拉高，即选择并行编程模式。引脚71为芯片的总线初始

图中P1为串/并行通讯方式选择接口，通过将芯片第70引脚接高电平或者

CY1为25MHz有源晶振，为AD9854提供工作时钟，该晶振时钟输出脚通化引脚，通过给该引脚一个芯片的引脚1至引脚8为并口通信的8位数据总线，

ADDR5ADDR4ADDR3ADDR2ADDR1ADDR0UDCLK1234567891011121314151617181920D7D6D5D4D3D2D1D0DVDDDVDDDGNDDGNDNCA5A4A3A2A1/SDOA0/SDIOUDCLKAVDDAGNDNCNCDACRsetDACBPAVDDAGNDIOUT1IOUTBAVDDIOUTBIOUT1AGNDAGNDAGNDAVDDVINNVINPAGND6059585756555453525150494847464544434241AD9854DVDDGNDAVDDGNDDVDDC50.1UGNDR750RDDS_RSTDDS_UDCLKDDS_WRDDS_RDDDS_FDATADDS_OSKDVDDC40.1URSTUDCLKWRRDFDATAOSKAVDDGND+3.3V12345678910DIRVDDA1B1A2B2A3B3A4B4A5B5A6B6A7B7A8B8DGNDG74LS245GNDP2GNDAVDD+3.3VDVDDC610uFC1410uFC23GND10uFC160.1uFC170.1uFC180.1uFC19C20C21C220.01uF0.01uF0.01uF0.01uF-5V_ANAGNDTitleSizeA4Date:File:NumberGNDDVDDGNDC1510uFC70.1uFC80.1uFC90.1uFC10C11C12C130.01uF0.01uF0.01uF0.01uF+5V_ANAGND20231716151413121119AVDDGNDGNDDDS_RSTDDS_D6DDS_D4DDS_D2DDS_D0DDS_ADDR4DDS_ADDR2DDS_ADDR0DDS_WRDDS_FDATA135791113151719Header10X22468101214161820DDS_D7DDS_D5DDS_D3DDS_D1DDS_ADDR5DDS_ADDR3DDS_ADDR1DDS_UDCLKDDS_RDDDS_OSK20

GNDI_out2J3J4J5J6J7Revision2023/5/23SheetofE:\\毕业设计业务\\梅雪松\\写论文用原理Dra图w\\n扫B频y:信号发生器引脚14至引脚19为并口通信的6位地址总线，引脚20为双向I/O更新时钟。方向的选择在控制寄放器中设置。假使作为输入端，时钟上升沿将I/O端口缓冲器的内容传送到可编程寄放器。假使作为输出端(默认),输出一八个系统时钟周期的单脉冲(由低到高)表示内部频率更新已经发生。本设计中该引脚通过软件设置为输入模式，即由外部控制系统产生更新信号。21为读写控制线，主要实现对芯片的读写控制。

引脚61为基准时钟倍乘锁相环路滤波器外部零位补偿网络提供连接。根据ADI公司提供的参考设计方案，该零位补偿网络由一个1.3k?电阻和一个0.01μF电容组成。

引脚56为DAC输出电流设定引脚，通过外接不同阻值的电阻，可设置不同的DAC输出电流，输出电流范围为4mA至20mA，其阻值与电流对应关系为：R=39.9/Iout。本设计中采用的设置电阻为3.9K，即设定输出电流Iout约为10mA。

AD9854两路输出DAC为差分型电流输出，因此必需在输出引脚接入一个适合的电阻以将电流信号转换为电压信号，通过56脚对DAC输出电流的设置，本设计DAC最大差分输出电流为10mA，因此，在DAC的I、Q输出端分别挂接一个阻值为49.9欧姆的电阻，从而使得最终输出电压峰值约为500mV。该信号由于幅值较小，且含有直流分量，因此后端必需采用运算放大电路对该信号进行一定的平移和放大，使得最终送入被测系统的信号为峰峰值不小于1V的纯交流信号。

将含有直流分量的信号转换为纯交流信号寻常有三种方式：最简单的方案是直接在信号链中串入一个电容，从而隔断直流信号，只允许交流信号通过；采用运算放大电路，通过给输入信号一定的偏置电压，从而刚好抵消信号本身带有的直流分量，也可去除直流分量，只留下交流分量；使用两路互补的信号进行差分放大，只需要保证两路信号完全互补，也可得到纯交流分量。从最终效果上来说，采用串接电容的方式得到的信号会由于电容的存在，信号通过电容之后，相比通过电容之前，会有一定的相位延迟。其次种方式对偏置电压的精度要求较高，若不能保证偏置电压与信号所含直流分量互补，则难以实现纯交流输出，且不适用与直流分量不稳定的场合。方案三只要保证两路信号互补，即可实现纯交流输出。结合AD9854结构，其I和Q输出都有一个互补输出端，因此，利用这两个互补输出端，与I、Q信号进行差分放大，即可实现输出纯交流信号。此种方式充分利用了AD9854的结构特点，具有较高的精度，因此本方案采用第三种方式来得到不含直流分量的扫频信号。

AD9854为模数混合芯片，因此，为了保证芯片良好的工作，设计中采用了大量0.1uF和0.01uF的去耦电容，并在电路的电源入口处参与低频滤波性能优良的钽电容，以进一步优化系统电源性能。在PCB设计中，参考ADI公司给出

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的官方评估板电路布局，在芯片底部采用大面积铺铜连接[29]，以使芯片能够良好接地。

4.2.2AD9854输出信号滤波网络及放大电路设计

AD9854输出信号为离散的电流（电压）信号，该离散信号含有较多的高频谐波，因此，设计中需要添加模拟低通滤波电路，以滤除信号中的高分分量，得到纯净的正弦信号。

模拟低通滤波器寻常分为有源低通滤波器和无源低通滤波器。有源低通滤波器即以有源放大器件，如运算放大器为核心器件，协同电容电阻等无源器件构成增益可控、Q值较高的滤波网络。无源低通滤波器主要采用电容和电阻或者电感组成无源低通滤波网络，主要适用于高频信号的滤波，本设计采用的低通滤波器为7阶巴特沃斯无源低通滤波器，AD9854输出信号I路滤波以及放大电路如图（4.2）所示。对于I路信号的一对互补输出信号分别进行了低通滤波，两路滤波

1网络元件参数以及电路板布局完全一致。图（4.3）为该滤波网络的传输曲线，234567由图可知，该滤波网络在1MHz到50MHz内都有很稳定的增益，因此可保证最终输出信号在设计测量范围幅度的稳定。AI_out1R43100L2Inductor390nC30Cap18pL3Inductor470nC31Cap56pGNDL4Inductor390nC32Cap56pC33Cap18pC27Cap0.1uFR87GNDGND+5V_ANAC280.1uFR1086100R11R14100100500321U5THS3001R1249R9R130Sin_out1R15R44100L5Inductor390nC39Cap18pBL6Inductor470nC40Cap56pGNDL7Inductor390nC41Cap56pC42Cap18pC38Cap0.1uF100500C340.1uF-5V_ANAI_out1#GNDGND4R165图4.2AD9854I路输出滤波及放大电路I_out2R45100L8Inductor390nC50Cap18pL9Inductor470nC51Cap56pGNDL10Inductor390nC52Cap56pC53Cap18pC46Cap0.1PGNDGND+5V_ANAC470.1uFR187R21100R22R24R251001001005003R20862149R9C5440U6THS3001Cos_out1+5V_ANAC49GND0.1uF7R23R26550086CI_out2#R46100L11Inductor390nC60Cap18pL12Inductor470nC61Cap56pGNDL13Inductor390nC62Cap56pC63Cap18pC58GNDCap0.1P0.1uFGND-5V_ANAR280321C590.1uFGND-5V_ANA4U7THS3001R2949R95D图4.37阶巴特沃斯低通滤波器传输特性曲线Title12322456SizeA3Date:File:Number2023/5/20E:\\毕业设计业务\\..\\OPA7

U5为电流反馈型高速运放THS3001，THS3001是一款具有420MHz高带宽的电流反馈型运放，该运放在增益为6时可达100MHz的通带平坦度。图（4.4）为THS3001增益与频率关系曲线。图（4.2）中放大电路，增益的表达式为Av=R16/R14=500/100=5。通过仿真可知，整个滤波与放大电路系统的增益为3.3（输入信号幅值取互补输入信号中单路信号的交流幅值），输出为不含有直流分量的纯净弦信号，且在整个1MHz至40MHz范围内有十分稳定的增益。

图4.4THS3001增益与频率关系曲线

4.3本章小结

本章首先介绍了扫频信号发生器的电路原理，然后给出了本设计采用的设计电路，并详细介绍了电路设计原理和设计技巧。最终，根据扫频信号源输出信号幅度和谐波方面的不足，对输出信号进行了滤波和放大，最终保证输出信号能够很好的满足系统对扫频信号的要求。

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5控制系统的设计与实现

为了实现系统的高速高效控制，并提供优异的系统可升级特性，本设计控制系统采用了FPGA技术与SOPC技术结合的方式，通过硬件规律与程序软件相结合的方式来实现系统的控制功能。本章首先对几种可选的系统控制方案进行了介绍，并分析了各种方案的优势与不足，在此基础上，确定了本设计采用的控制系统架构，然后对控制系统的各个模块进行了介绍。

5.1控制系统可选方案分析

本设计中控制系统主要进行AD9854扫频信号源模块的控制，I、Q信号的采样，数据的运算以及人际交互的实现。因此，要求控制器有较快的运算速度以及较强的控制能力。

实现以上功能主要有三种可选方案，分别为高性能单片机如Cortex-M3、数字信号处理器（DSP）、可编程规律器件（FPGA）。现分别介绍这三种控制方式各自的特性，并将本设计采用的方案与这三种方案进行对比，说明本控制系统的优势。

5.1.1高性能单片机控制方案介绍

Cortex-M3是ARM公司推出的主要面向控制领域的高性能32位微处理器内核。其成本低廉，具有较强的运算能力。目前好多国际大公司都推出了基于M3内核的处理器，如ST公司的STM32F10X系列，TI公司的LM3S10X系列等。这些系列的单片机都集成了大量的片上外设，如ADC、定时器、SPI接口、IIS接口等。通过这些外设，可以很便利的实现所有功能的单芯片实现。同时该内核带有一个32位硬件乘法器，只需要一个指令周期的时间便可完成一次32位乘法运算，因此具有一定的数学运算能力。5.1.2DSP控制方案介绍

DSP作为一种高性能处理器，拥有十分强大的数据运算能力，目前使用较多的主要有TI公司面向控制领域的C2000系列，面向音频处理的C5000系列和C6000系列，以及面向视频处理的达芬奇系列。其中C2000系列主要面向控制领域，片上集成了较多的外设，如ADC、PWM、SPI、IIC等等，使用C2000系列，可以以最低的成本，最小的系统开销实现较为繁杂的控制功能。目前使用最多的C2000系列DSP为TMS320F2812，该芯片工作频率最可高达150M，支持单周期MAC指令，协同TI提供的大量基于汇编编写的DSP应用库，可实现定点运算，FFT变换、数字滤波器等一系列的数字信号处理功能。同时，该芯片自带2路12位ADC，可便利的完成模数转换等。

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5.1.3FPGA和SOPC控制方案介绍

FPGA技术作为一种新兴技术，近几年发展很快。作为一种通用规律器件，开发者可以使用硬件描述语言Verilog或VHDL来实现电路的设计。使用FPGA最大的优势是可以进行并行处理，在FPGA内部，众多功能模块可以同时执行而不相互干扰。同时，规模较大的FPGA还可嵌入软核处理器，如8051、NIOSII等等，通过软核与硬件规律的协同，可以弥补FPGA在控制方面的不足。

本设计的控制系统正是采用FPGA硬件规律与软核处理器协同使用的方式，实现了对整机的高速高效的控制。该系统不仅能实现对系统各模块的高效控制，还能驱动TFT彩屏显示出友好的人机界面，为使用者提供便利，同时，也是最为重要的一点，基于FPGA的控制结构决定了该系统拥有十分好可升级性，这是采用单片机和DSP方式所无法企及的。

5.2控制系统功能介绍

本设计采用FPGA硬件规律与嵌入式软核处理器软件控制相结合的方式来对整个系统进行高效的控制[30][31]，图（5.1）为控制系统设计框图。

FPGA(EP2C20F256C8)NIOSII处理器及可配置外设系统定时器IPPIOIP红外解码模块红外接收电路PIOIPNIOSII处理器PIOIPSPIIP320*240彩色液晶显示屏TLV2544模数转换器64MbitSDRAM基于AD9854的DDS扫频信号源DDS接口IP硬件乘法、除法IP图5.1控制系统原理框图

SDRAM控制器

5.2.1系统人机交互设计

作为一个科学测量仪器，要实现高效的测量，友好的人际交互界面必不可少。早期的频率特性测试仪多采用阴极射线管作为显示器件，此种方式能显示数据信息有限。且需要辅以手动调理，操作性差。本设计为了实现友好的人机界面显示，采用16位色TFT液晶屏作为显示器件，可同时显示被测系统的幅频特性曲线和相频特性曲线，并可直接显示出系统的中心频率或-3dB带宽处的频率。

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目前的TFT液晶主要有2种驱动方式：并/串口驱动模式和同步刷新模式。并/串口方式主要用于对图像显示动态性能要求不高的环境，如静态文字显示、图片显示。同步刷新模式主要用于显示动态内容，该模式最常见应用为电脑的VGA显示器。该模式需要一路场同步信号、一路行同步信号和3路色调信号。在VGA显示器应用中，3路色调信号为模拟量，在TFT屏中，则为6位或8位的数字量。本设计中，由于频率特性曲线的测试花费的时间较长，因此对显示数据更新速率要求不高，故本设计采用16位I80并口总线驱动方式来驱动液晶屏，显示屏选用可同时支持并/串口驱动模式和同步刷新模式的ILI9325控制器方案。使系统具备一定的动态图像显示能力，便利后期系统升级。在控制系统内部，采用通用输入输出外设（PIO）模拟16位I80总线，在不影响对液晶屏读写速度的前提下简化了控制系统的设计。

在使用过程中，使用者还需要根据实际状况来输入不同的参数，以控制系统依照指定的测量要求来进行测量，因此人机交互中另一个十分重要的模块则为信息输入模块。本系统采用红外遥控实现对系统的人为控制。相比于红外遥控，采用矩阵按键会占用系统较多的IO口资源，而电阻式触摸屏作为一种玻璃制品，在受到力的作用下简单破碎，因此不适合户外使用。而红外遥控作为一种非接触式控制方式，拥有电路简单，控制稳定，且不易损坏的优点，因此十分在恶劣的环境下使用。在本系统中，通过在FPGA内部设计专用红外遥控解码电路，并采用PIO口与NIOSII处理器进行对接，用最小的软件资源占用实现了高效的信息输入。

5.2.2模数转换电路设计

为了对I、Q信号进行采样，系统使用了一片基于SPI接口的12位高速模数转换器TLV2544。通过在CPU中参与Altera公司提供的SPI总线IP核，实现了对TLV2544高效精准控制。

由第2.2.4节对零中频解调电路原理的分析可知，零中频解调电路最终输出信号为直流信号，因此可使用采样速率较低的ADC来进行采样。ADC采样速率的要求只与扫频测量中频率变化时间有关。为了保证在扫频过程中能对每一个频点进行确凿的测量，ADC采样一次所花费时间必需小于扫频过程中频率变化的时间间隔。本设计测量范围为1MHz至40MHz，扫频步进最小为100KHz，则完成一次扫频至少需要进行390次模数转换。若设定完成一次扫频花费最短时间为1秒，则需要ADC的转换速率不低于390/s即可。为了充分保证采样到数据的确凿性，必需对采集的数据进行一定的滤波。因此，必需使实际ADC采样速率高于最低要求。本设计中使用的模数转换器TLV2544拥有3.6us的转换速度，其最高转换速率为200KSPS，输入信号带宽高达500KHz，拥有4路输入通道，因此采用一片该芯片即可完成对所有信号的采集。

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5.3控制系统结构设计

在本设计中，采用FPGA硬件规律与嵌入式软核处理器软件控制相结合的方式来实现对系统所有功能电路的控制。其中，FPGA硬件规律主要实现红外遥控的解码工作，NIOSII处理器则实现了TFT彩屏驱动、模数转换器控制、扫频信号源控制、相位和幅度的算法实现功能。5.3.1红外解码电路设计

在本设计中，红外解码电路主要实现红外遥控发送数据的解码工作[32]，该模块符号模型如图（5.2）所示，其中，clk为模块工作时钟，默认为50MHz，rst_n为模块复位信号，与全局信号相连，IR为红外编码信号，与红外接收端信号脚相连，key_db[7..0]为8位键值总线，当一次解码完成，此次解码所得到的指令便会锁存到此总线上。Key_int引脚为中断引脚，当一次解码完成后，该引脚上会有一个从高到低的跳变信号，该信号则可作为NIOSII处理器的中断信号。当NIOSII处理器接收到此中断后，便可读取key_db[7..0]上的键值。通过此种中断的方式，可以将此模块与NIOSII处理器连接起来，且只占用处理器十分少的资源，就可实现对红外遥控的高速反应。clk_test作为测试时钟，频率与系统对外部红外信号电平的采样频率一致，该时钟主要用于系统调试。

图5.2红外解码模块符号模型

在红外遥控系统中，遥控发射部分采用基于NEC公司制定的红外遥控协议的红外遥控器，接收端采用1838一体式高灵敏接收头。在altera公司的EP2C20F256C8芯片上对该设计模块进行验证，并采用QuartusII软件中自带的嵌入式规律分析仪SignaltapIILogicAnalyzer对模块的输入待解码信号和输出信号进行了抓取分析，验证了该模块设计的正确性，图（5.3）为SignaltapIILogicAnalyzer对解码模块输入输出信号的分析得到的实际波形。

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图5.3红外解码模块端口信号波形实测图

由图（5.3）可见，当红外接收头没有接收到红外遥控发送的信号时，红外信号输入端IR_in为高电平，此时，key_int为低电平，key_db为上一次解码得到的红外遥控发送的命令，当解码模块接收到正确的同步码以后，key_int引脚被拉高，说明正在进行解码工作。当解码完成后，key_db上的数据更新为本次解码得到的数据，key_int引脚由高变低，说明解码已经完成。

红外解码模块与NIOSII处理器通过PIO外设连接，key_int通过一个带输入中断功能的PIO口与NIOSII处理器连接，PIO中断触发方式设置为下降沿触发。Key_db通过通用输入PIO口与NIOSII处理器连接，该PIO口位宽设定为8位，因此，当key_int中断到来时，NIOSII处理器只需要读取key_db上的值即可获取红外遥控发送的指令。通过中断方式，大大减轻了处理器的负担，且提

12高了处理器对外部控制命令的响应速度，而这些优势，是触摸屏方式不具备的。35.3.2TLV2544型ADC驱动模块设计在本设计中ADC起到对I、Q信号的采样功能，只有确凿的数据采样才能A保证系统测量结果的确凿性，因此，ADC的驱动设计至关重要，为了能够实现对ADC高效精准的控制，本设计采用在NIOSII处理器上外挂SPI主机接口的方式来对TLV2544进行操作。采用此种方式，既可以提高系统的工作速度，又U2116SDOCS能保证系统对ADC的灵活控制，从而使得测量结果真实可靠。关于QSYS1uF0.1uF215SDIREFPFPGA控制接口1234567CSSDOSDISCLEOCCSTARTC3C4（SOPCbuilder）中CPU的详细配置过程此处就不做过多介绍，通过使用QSYSVCC提供的标准SPI接口，在软件设计时，只需要调用NIOSII集成开发环境中提供Q的库函数，即可实现对ADC的完全控制。图（5.4）为TLV2544GND与NIOSII处理TLV2544BIVCC345678SCLKREFMEOCFSVCCPWDNA0GNDA1CSTARTA2A314131211109器连接示意图。GNDSPI_MOSISPI_MISOSPI_CLKSPI_CSMISOMOSICLKCSNIOSII中SPI控制器CTLV2544图5.4TLV2544与控制器接口原理5.3.3相位、幅度运算模块的设计由2.2.4节对零中频解调原理的分析可知，通过零中频解调电路，最终待测系统输出信号的幅度和相位分别为:D282SI2?SQ2（5.1）B?A2SI2SQ??arccos()?arcsin(?)(5.2）

ABAB实现以上算法主要有两种实现方式，即FPGA硬件规律实现和C语言软件实现。通过对以上两个算式进行结构分析可知，在计算幅度B中，需要进行两次平方运算，一次开方运算，一次除法运算和一次乘法运算[33][34]，在计算相位角?的中，需要进行两次乘法运算、一次除法运算和一次反正弦运算，整个运算过程运算繁杂度较高，若全部采用FPGA硬件规律实现，则势必花费大量的FPGA规律资源，这将使得系统成本剧增。若全部使用C语言软件运算，则会花费大量的CPU运算时间，使得系统的实时性受到一定的影响。

充分考虑到系统成本以及测量速度的问题，结合频率特性测试仪的工作特点，本设计针对扫频测量过程采用了先采集后计算的策略，即首先依照系统要求的扫频范围、扫频时间、扫频步进进行扫频工作，并采集每一个频点的对应I、Q值，存入缓存中。完成扫频后，再对每一组I、Q数据进行计算，得出每个频点处待测系统输出信号的幅度和相位，然后在液晶显示屏上显示出系统的幅频特性曲线和相频特性曲线。此种方式的优点在于，大量的运算没有穿插在测量过程中，不会影响测量的速度，因此扫频速度可以做到很高。虽然曲线的显示需要在扫频完成后一段时间内才能实现，动态显示效果不佳，但是考虑到频率特性测试仪与示波器应用场合不同，示波器由于需要实时观测信号的波形，特别是在观测信号毛刺的时候，对数据的动态显示要求极高。而频率特性测试仪不需要实时的观测待测系统的频率特性，只需要能够在规定的时间内完成一次测试即可，对数据显示的动态性要求不高，因此，此种计算和显示方式是完全可行的。

为了尽可能保证处理器的运算速度，在SOPCbulider中建立CPU时，选择了带硬件乘、除法器的加强型CPU，以使处理器拥有较强的数学运算能力。5.3.4扫频信号源控制模块的实现

系统对扫频信号源的控制主要实现扫频信号源工作模式，输出信号参数的设定，扫频信号源带有100MHz的高速并行通信接口，而在本设计中，不需要实现如此高的速度。根据扫频时系统工作的流程可知，控制系统控制扫频信号源输出一个指定频率，然后控制系统驱动ADC对此此频点对应的I、Q值进行采样，当ADC采样完成后，才会再次对扫频信号源进行控制。考虑到ADC在对一次I、Q信号进行采样时需要屡屡采样取平均值以减小偶然误差，因此，对扫频信号源实现一次完整的控制速度实际要求不高于ADC的采样速度。但为了尽量减轻处理器的工作负担，设计中给扫频信号源设计了一个专用的IP核，将控制扫频信号源的数据线和地址线直接连接Avalon总线上的数据总线和地址总线。扫频信

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号源的其余几个辅助控制引脚则采用通用PIO口进行控制。通过此种方式，可大大提高对扫频信号源的控制速度，并减少处理器对扫频信号源进行一次完整控制所需花费的指令数量，从而减轻处理器工作量。

5.4本章小结

本章通过对控制系统需要实现的功能和任务量进行分析，在充分保证系统工作速度和测量精度的条件下，设计了以FPGA芯片为基础、嵌入式32位软核处理器NIOSII为控制核心的控制系统。通过FPGA硬件规律与NIOSII处理器的结合，实现了稳定高效的系统控制，并为系统升级提供了广阔的空间。

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6系统工作电源设计与实现

本系统作为一个便携式测量设备，对系统的供电有较为严格的要求，既要保证系统电能供应的充足，又要充分考虑系统的便捷性，一个稳定高效的供电电源对于本系统比不可少。因此本节结合系统实际工作中对电源的需求，对系统的供电系统进行了详细的介绍。

6.1系统电源需求分析

根据本系统各部分电路工作特性，零中频解调电路需要一组?5V的供电，通过实际电路测试，该部分电路整体功耗在100mA以内，但由于该部分属于模拟电路，因此要求电源纹波电压尽量小，因此可用LM7805和LM7905线性稳压电路进行线性稳压得到。扫频信号源电路需要一路3.3V电源来给AD9854芯片供电。通过查阅AD9854ASVZ官方数据手册可知，其峰值工作电流最高可达1210mA，因此，为了保证扫频信号源的稳定工作，必需使用输出电流较大的稳压电路，常用的3.3V稳压芯片有AMS1117、LM1117，其中，AMS1117最大只能提供1A的输出电流，LM1117最大只能输出800mA的电流，因此两者均不能满足AD9854的正常工作要求。为了得到稳定的3.3V供电，本设计采用三端可调线性稳压器LM317，通过调理输出电压的方式使其输出稳定的3.3V，该芯片最大可输出1.5A的电流，因此满足系统设计要求。

在实际使用过程中，使用开关电源电路往往可以提高系统的效率，但考虑到开关电源较大的输出纹波，而AD9854又属于一个模数混合器件，对供电电源要求较高，因此这里采用舍弃效率的方式来获得较高的性能。

AD9854的两路输出需要进过差分放大来对信号幅度进行一定的放大，放大电路工作在?5V的供电下，因此，此路供电可以与零中频解调电路共用同一组供电。ADC采样电路需要一路单电源5V供电，由于该芯片工作时功耗较低，因此与零中频解调共用+5V供电。FGPA本身功耗相对较高，加上LCD显示屏，因此，整个控制系统工作时功耗较高，实际测试，当系统运行时，功耗最大可达500mA。同时，FPGA控制系统作为一个高速数字电路，本身就是一个噪声源，为了尽量减小该部分电路对模拟电路的干扰，为其设计了一路独立的供电，并通过磁珠将控制系统地平面与零中频解调电路和扫频信号源的地平面隔开，以减少模拟电路和数字电路间的相互干扰。

通过以上分析可知，系统总共需要1路3.3V供电，一组?5V供电，一路+5V供电，系统总功耗约4W。由于LM7805、LM7905、LM317的输入输出压差均要求不低于2V，因此，供电电源正电源端必需大于7V，负电源端必需低于-7V。为了满足以上条件，本设计采用4枚锂电池实现供电系统。

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6.2系统电源电路设计

本系统供电采用4枚锂电池通过串联的方式，其结构如图（6.1）所示。锂

123电池的正常输出电压范围在3.6V至4.2V之间，因此VCC+和GND之间的压差为7.2V至8.4V，VCC-和GND之间的压差为-7.2V至-8.4V，满足LM7805等三端稳压器件的正常工作要求。AVCC++-+GND-+-+VCC--锂电池1B锂电池2锂电池3锂电池4图6.1锂电池供电电路原理6.3稳压电路设计本系统稳压电路设计如图（6.2）所示，通过调理RP1使得LM317的输出稳定在3.3V。控制系统的5V供电电路与+5V_ANA路一致，因此此处不再附其原C理图。DTitleSizeA4Date:File:123Number2023/5/23E:\\毕业设计业务\\梅雪松\\写32

123D2AU1VCC+3C13100uF1N4007LM3172INOUTADJ1+3.3VR1200RC14470uF/16VR2470RLED1RP11KD31N4007C151uFC160.1uFC170.01uFC180.1uFGNDGNDGNDGNDGNDGNDGNDGNDGNDBD41N4007U2VCC+1C19100uF78053C20470uF/16VR3470RLED2123J2+5V_ANAVinVoutGND2D51N4007C211uFC220.1uFC230.01uF+5V_ANAGNDGNDCGNDD61N4007U379053GNDGNDGNDGNDGNDGND-5V_ANA-5V_ANAR4470RLED3VCC-2VinVoutGND1C28100uFD71N4007C24470uF/16VC251uFC260.1uFC270.01uFGNDDGNDGNDGNDGNDGNDGNDGND图6.2系统稳压电路TitleSizeA4Date:File:Num6.4本章小结12023/E:\\毕23本章主要针对系统对电源的要求，设计了以锂电池为供电电源、三端稳压集成电路为各模块稳压供电的供电系统。

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7系统软件设计与实现

为了实现频率特性的精准测量以及友好的人机交互体验，系统的软件设计至关重要。本章先从各个电路模块工作特性入手，分析其软件设计要求，最终再通过QSYS系统搭建可满足系统的软核处理器系统。并最终完成系统的软件设计。

7.1系统软件设计需求分析

本控制系统软件设计主要实现人机交互、扫频信号源控制、ADC驱动以及幅度和相位的运算，现分别对各部分功能对硬件的要求以及软件的设计要求方面进行分析。

本系统人际交互主要由LCD液晶显示屏和红外遥控接收电路组成，红外遥控的解码已经在FPGA内部用规律电路实现，软件设计时只需要在解码完成中断到来时读取解码到的红外遥控命令即可。LCD液晶显示屏采用16位I80并口进行数据传输，该模块驱动采用通用PIO外设即可实现，不需要中断功能。因此该部分软件设计较为简单，主要就是对LCD屏中寄放器的读和写操作。

设计对于扫频信号源的控制要求较高，为了能依照指定的速度和事件对扫频信号源控制，系统需要采用一路定时器来产生所需的扫频控制时间。

对于ADC的驱动，根据TLV2544支持的通信接口，系统需要一路SPI主机接口，控制系统通过对SPI外设的操作，来实现对ADC的控制。

幅度和相位的运算由于采用纯软件实现，因此不需要硬件外设的参与。但是由于在扫频的过程中有大量的采样数据需要缓存，同时为了支持友好的人机交互界面，处理器对运行内存的要求较高，为了满足此要求，系统参与了一片64Mbit的SDRAM来作为系统运行内存。

7.2软件架构设计

本系统在程序总体框架下设计了三个子任务来分别实现空闲、点频测量、扫频测量工作，接下来本文将结合系统总体架构，对系统的软件设计进行细致的讲解和分析。

7.2.1软件主体设计

本设计控制系统最终架构如图（7.1）所示。系统启动后首先对各个功能模块进行初始化，然后显示出系统界面，然后进入等待状态，当接收到红外指令后，系统开始根据指令内容选择系统所需运行的任务，然后系统对应的任务处开始执行该任务。

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开始系统初始化显示系统主界面获得遥控指令？YES切换系统任务NO运行系统当前任务

图7.1控制系统软件设计总流程图

系统主有三个任务，即空闲任务，点频测量任务，扫频测量任务。空闲任务时系统处于等待状态，此任务中系统不执行任何工作。点频测量任务主要控制扫频信号源和ADC完成相应的点频测量工作，并执行点频测量结果的计算。扫频测量任务主要控制扫频信号源和ADC完成相应的扫频测量工作，并执行扫频测量结果的计算以及频率特性曲线的绘制。7.2.2点频测量原理及软件设计

所谓点频法测量，就是通过给待测系统输入某一特定频率的信号，通过分析对比输入和输出信号的相位及幅度关系，得出该系统在此频率处的频率特性。此种测量方式主要用于测量系统的静态频率响应，扫描信号频率由人为指定。此种方式操作繁琐，对于系统在某一频段范围内的特性曲线，无法快速确凿的测量。

本设计支持手动点频法测量和自动扫频法测量。两种测量方式所采用硬件系统完全一致，主要为软件实现方式的不同。图（7.2）为点频法测量任务的软件流程图。

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开始获得点频测量所需参数初始化扫频信号源控制扫频信号源依照指定参数输出稳定的扫描信号控制模数转换电路采集当前零中频解调结果的I、Q值计算待测系统输出信号幅值和相位更新系统显示界面，显示测量结果等待下一个控制命令图7.2点频法测量软件流程图

当系统获得进行点频测量控制命令后，便进入点频测量任务，系统首先获得待扫频信号源扫描信号频率，该频率可通过红外遥控由外接输入。当系统获得足够的点频测量所需信息和参数后，便初始化扫频信号源，接着控制其依照参数输出指定的信号。然后，系统会控制ADC采集I、Q值，并通过软件计算出待测系统输出信号的幅值和相位。最终更新显示界面，将测量结果显示在液晶屏上，并等待新的控制命令到来。7.2.3扫频测量原理及软件设计

扫频测量即通过给待测系统输入按指定规律不断变化的扫频频率信号，通过测量每一个扫频点处待测系统的输入输出信号幅度和相位关系，从而得出该系统在这一频段内的频率特性值，并将这些值通过曲线的方式在显示屏上显示出来，即得出系统的幅频特性和相频特性。

扫频法测量需要人为指定扫频信号的起始频率、终止频率、扫频步进以及扫频时间。当这些参数指定后，系统则依照指定的参数输出扫描信号，通过测量每个频点处待测系统的频率特性，最终得出系统在此频段范围内的频率特性曲线。此种方式要求控制系统拥有较强的控制能力和较快的运算能力。图（7.3）为扫频法测量任务的软件流程图。为了保证扫频的速度，软件设计中使用了5.2.3节

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提到的先采集后计算的方式，使得繁杂的运算不会影响系统的正常的运行。其中，为了保证两个相邻频点间时间间隔一致，系统通过定时器来获得确凿的时间间隔，当定时器定时时间到来时，系统控制扫频信号源，改变其输出信号频率。通过此种方式，保证了不同频率扫频信号间间隔时间的均匀，使得测量结果更加可靠。

开始获得扫频参数（扫频范围、步进、时间）初始化扫频信号源设置定时器定时值NO定时时间到？YES重启定时器；改变扫频信号源输出信号频率ADC采集I、Q信号NO扫频完成？YES计算各频点处待测系统输出信号幅度和相位值更新显示界面，绘制幅频和相频特性曲线等待新的控制命令

图7.3扫频法测量软件流程图

7.3本章小结

本章首先分析了系统对软件设计的需求，并给出了基于任务的系统总体软件设计流程。然后针对点频法测量和扫频法测量两个不同的任务及其特点，分别设计了两个任务的软件流程。

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8频率特性测试仪的测试

依据本设计内容，设计了一台试验样机，利用该样机对自制RLC谐振网络进行测量，并将测量结果与示波器监测结果进行对比，分析了本设计方案在测量精度、测量速度方面的性能。下面将对测试方法和内容进行详细的介绍。

8.1测试原理与方法

本节主要进行系统测试的原理与方法介绍，通过仪器测试、软件仿真等方式，验证了本系统设计的正确性和科学性。8.1.1硬件平台的准备

在设计的验证过程中，我们依照设计内容，制作了样机，采用安捷伦公司生产的DSO-X3024A型高性能示波器对扫频信号源输出信号以及待测系统的输出信号进行了测量。

为了能够实现对样机的测试，我们制作了一个谐振点在20MHz的RLC谐振网络，图（8.1）为该网络原理图。采用Tina-TI仿真软件对该网络进行仿真分析，得出该网络的幅频特性和相频特性曲线如图（8.2-a）和图（8.2-b）所示。

R350VG1+R16L13.36uC118pVF1R250

图8.1RLC谐振网络原理图

图8.2-aRLC网