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quartus设计状态机实现序列检测器

用状态机实现序列检测器的设计

一、原理

序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，假使与检测器预先设置的码一致，则输出为1，否则输出为0。

二、内容与步骤：

1、状态转换图

2、设计一个序列检测器，对1110010进行检测，编写试验程序。

3、对程序进行仿真测试并给出仿真波形。

4、仿真通过后进行引脚锁定，再进行一次全编译，并下载到试验箱上进行验证。

三、状态机源程序：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYSTATEMACHINEIS

PORT(DIN,CLK,RST:INSTD_LOGIC;

SOUT:OUTSTD_LOGIC);

ENDSTATEMACHINE;

ARCHITECTUREBEHAVOFSTATEMACHINEIS

TYPESTATESIS(S0,S1,S2,S3,S4,S5,S6,S7);

SIGNALST,NST:STATES:=S0;

BEGIN

COM:PROCESS(ST,DIN)BEGIN

CASESTIS

WHENS0=IFDIN='1'THENNST=S1;ELSENST=S0;ENDIF;

WHENS1=IFDIN='1'THENNST=S2;ELSENST=S0;ENDIF;

WHENS2=IFDIN='1'THENNST=S3;ELSENST=S0;ENDIF;

WHENS3=IFDIN='1'THENNST=S3;ELSENST=S4;ENDIF;

WHENS4=IFDIN='1'THENNST=S1;ELSENST=S5;ENDIF;

WHENS5=IFDIN='1'THENNST=S6;ELSENST=S0;ENDIF;

WHENS6=IFDIN='1'THENNST=S2;ELSENST=S7;ENDIF;

WHENS7=IFDIN='1'THENNST=S1;ELSENST=S0;ENDIF;

WHENOTHERS=NST=S0;

ENDCASE;

quartus设计状态机实现序列检测器

ENDPROCESS;

REG:PROCESS(CLK,RST)

BEGIN

IFRST='1'THENST=S0;

ELSIFCLK'EVENTANDCLK='1'THENST=NST;ENDIF;ENDPROCESS

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