学士基于FGA的线型CCD高速驱动采集一体化控制板设计

基于FPGA的线型CCD高速驱动采集一体化控制板设计摘要：线型CCD图像传感器在工业检测、图像测量和机器视觉等方面有着广泛的应用。本文针对CCD测量应用系统中的前端处理、驱动控制和信号采集，设计制作了一款基于FPGA的高速驱动采集一体化控制板。该控制板选用了Altera公司的Cyclone系列FPGA和TI公司的专用图像信号处理芯片VSP5010，由FPGA对VSP5010进行配置，生成双路CCD驱动脉冲，控制接收A/D变换后的图像数据，并以适当的接口方式将采集数据送入计算机以便进行后期处理。该控制板将CCD的驱动脉冲产生和图像数据采集集于一体，有效简化了CCD测量应用系统前端的外部电路设计，提高了图像数据采集速率和质量，并具有灵活性强，易于扩展等特点。关键词：线型CCD；FPGA；AFE；驱动；数据采集LinearCCDHigh-speedDriveandAcquisitionDesignofIntegratedControlBoardBasedonFPGAAbstract:ThelinearCCDimagesensorhasawiderangeofapplicationsinindustrialinspection,imagemeasurementandmachinevision.ThepaperdescribeshowtodesignaFPGA-basedhigh-speedacquisitionintegratedcontrolboardbasedonformerprocessing,drivencontrolandsignalacquisitioninCCDmeasurement.ThiscontrolboardadoptsALTERACycloneseriesFPGAandTIVSP5010,whichisparticularlyusedasimagesignalprocessingchip.Inthisdesign,FPGAisresponsibletoconfiguretheVSP5010,generatedual-channelCCDdrivenpulse,controlandreceivetheimagedataconvertedbyA/D,besides,itcansendtheacquisitiondatatocomputerforlaterprocessing.ThiscontrolboardintegratesthedrivenpulsegenerationofCCDandimagedataacquisition,whichcaneffectivelysimplifythefrontperipherycircuitofCCDmeasurementapplicationsystem,enhancetheefficiencyandqualityofimagedataacquisition,itisalsoflexibleandeasytoexpand.Keywords:linearCCD,FPGA,AFE,drive,dataacquisition目录TOC\o"1-3"\u第一章绪论11.1论文的研究背景及意义11.2CCD器件应用发展现状31.3本论文的主要内容3第二章系统总体设计52.1系统总体结构52.2系统开发工具52.2.1ProtelDXP2004简介62.2.2FPGA的常用开发工具6第三章系统硬件设计83.1系统硬件结构8猎3.2况CCD店硬件设计尘8吐3.2.1北CCD柱工作原理腔8军3.2.2华CCD转的主要特性参辣数浩9蛾3.2.3斜CCD调驱动电路设计痰11歇3.3A趟FE絮电路设计情14炉3.3.1扎AFE绩功能分析秩14捐3.3.2心VSP50近10夕简介腰14要3.4F敏PGA脑硬件电路设计蚕18总3.4.1鸦Cyclo务ne轰系列丧FPGA跨简介警18朋3.4.2器JTAG嚼口及顽AS扫模式接口雄19痕3.5P轿CB零板的设计示20则3.5.1唇PCB浅设计常识漠20拦3.5.2针PCB席具体设计烂22生3.6等系统硬件的焊挖接和测试竭25滥第四馆章挣做FPGA垂设计旦28烧4.1F洪PGA贪设计方案晴28设4.2TCD卸1501D央驱动时序模块衫设计径28剂4.3V聪SP5010追配置接口模块线设计太30芒4.4劫双口调RAM窜模块设计厚32另4.5来采控主模块设面计纱33结论34致谢35参考文献36附录37第1章绪论符1.1丰论文的后研究背景井及意义蚁电荷耦合器件某（紧Charge培Coupl览eDevi袍ce超，简械称摘音CCD猎）是一种光电杨转换式图像传运感器，它是由雄美国贝俘尔锄(Bell业)尾实验室帝的庸共oyle蒙景和刷盯mith影她在视1969病帐年秋发明的顶。棵CCD隔滩利用光电转换渗原理把图像信蹲息直接转换成拴电信号，将待爸测物入射常到咐CCD咬勉光敏面上的光君强分布信息转姨换成电荷量信春号，按指定时居序一路或多路坦串行输出，电牲荷量信号经必袭要的调理电路来和处理软件处舱理再现原待测宗物的信息，从俭而实现了非电细量的电测量。数同时它还具有劫体积小、重量挡轻、噪声低、片自扫描、工作功速度快、测量杂精度高、寿命艺长等诸多优点吩，自其被观发明抚的四十年来，灭受到人们的高血度重视烫，炼CCD这奸现在已经成为父光学图像获取堂的主要器件。暴CC稼D舍器件按其感光功单元的排列方善式分为线习阵纵CC映D款和面做阵六CC疏D俭两类均，如纤图啦1-弄1锄和屿图有1-斧2软所示。馋对于面贺阵贱CCD济来说，应用面酒较广，如面积撕、形状卧、位置等的测喂量。面火阵积CC菠D镇的优点是可以重获取二维图像病信息，测量图妙像直观。缺点单是像元总数多愉，而每行的像惜元数一般较线受阵少，帧幅率封受到限制，而随线么阵充CCD凯的优点是一维完像元数可以做辛得很多哭，而且像元尺使寸比较灵活，乎帧幅数高，特符别适用于一维核动态目标的测警量。屯图灾1-容1蹄面阵型局CCD姿图片沿图汤1-航2置线阵敢型脏CCD悄图片码由于生产麦技术的制约，凝单个面阵食CCD检的面积很难达原到一般工业测阀量对视场的需胖求。悟线御阵维CCD往喉的优点是分辨第力高，价格低构廉，如店TCD150祝1誓D拒型线都阵革CC描D短，光敏像元数西目锡为第500控0傻，像元尺寸为箩7冶um微×7屈um衬×7尽um亡(拥相邻像元中心荐距威)月,籍该线专阵似CC秀D垃一维成像长度怪35mm胡，可满足大多以数测量视场的理要求，但要用首线棋阵鄙CC喇D询获取二维图像以，必须配以扫衬描运动，而且昌为了能确定图烂像每一像素点姓在被测件上的遵对应位置，还渐必须配以光栅翅等器件以记录误线娱阵慕CC当D壮每一扫描行的渣坐标。一般看楚来，这两方面店的要求导致用感线色阵衫CC跃D留获取图像有以浆下不足：图像碰获取时间长，水测量效率低；枪由于扫描运动结及相应的位置嫂反馈环节的存树在，增加了系饮统复杂性和成驼本；图像精度鸭可能受扫描运导动精度的影响互而降低，最终晓影响测量精度吩。认源随着科学技术系的发展和数据挂采集系统的广颜泛应用，人们寒对数据采集传林输系统的主要罢指标，如采样善速度、分辨率今、精度以及抗护干扰能力等方赚面，都提出了原越来越高的要垒求。锅在厉CCD敞申应用技术中，际现代化测试技思术和科学研究销对查CCD斜票图像采集系统举的要求日益提踏高，随着高速寸高性能数字信赤号处理器的出敲现，传统花的枪CCD晌朱图像采集系统侧速度慢、处理王功能简单，已用不能很好地满败足一些特殊要衬求，尤其在高舱速动态目标的去识别和实时快宰速检测方面存升在京着诊CCD霜忆信号数据处理蔑时间限制系统死测量速度的瓶惠颈。因此，构带建高速线敏阵热CCD亮间图像系统对被都测图像信息进奇行快速采样、鹰存储及数据处资理，是线搞阵夏CCD缠耀数据采集系统旅发展的新方向护。承对于高否速娃CC忌D裤图像采集系统胀而言，驱动电软路的设计贼和存CC然D隶输出信号的采立集处理是关键翼。自早期矮的招CCD放驱动电路几乎宋全部是由普通往数字电路芯片克实现的椒,厚需要焊接很多沈电子元件究,途导致整个电路冠体积较大、设越计复杂且过于羊偏重于硬件的杨实现。其主要漂缺点是工作量都大、调试困难泛、容易出错和奖灵活性较差靠,存特别是当驱动捕电路工作在较疤高频率时看,来干扰问题严重榨,过系统工作不稳如定拘。燕目前有些驱动控电路使用了单设片机技术，但仪其功能简单，蕉灵活性、扩展恢性和实用性依溪然较差。而且诚要求开发者能献熟练运用单片造机，对汇编擦、筑C居语言也要有相石当了解，开发岂难度较高，不季利触于眨CC精D泊器件的进一步皱推广。们基毫于蝶FPG胆A奥设计的驱动电拴路是可编程的腊，与传统的方回法相比，其优气点是集成度高风、速度快、可粘靠性好。如要拘改变驱动电路堂的时序，增加径某些功能，仅渡需要对器件重胸新编程即可，黑在不改变任何悼硬件的情况下碑，即可实现驱怜动电路的更新慰换代。姑利扫用券FPG罪A瞎丰富两的桥I/臣O令引脚和内部逻业辑资源，还可希以在驱禽动骄CC园D缸的同时，控偏制梦AD表C兽器件来采集和失处盒理古CCD攀图像传感器的朗信号，并通过南内部缓存图像除信息、传输到呼上位机技做进一步的处新理缓，革从而实兴现删CCD抄驱动和封图像忧采集的一体化栽控制。挠1.2CCD洁器件应用发展派现状普目前钟，桃CC侮D彼图像传感器的奶发展现状归纳毯起来有以下几洒点肢:1、高分辨率浪随着超大规模寻微细加工技术喂的发展登，郊CC定D贡光敏元密度得诞到不断的提高甩，器件分辨率侧越来越高。2、高速化迫随摘着仰CC裹D迟像元数不断增垒加，其工作频字率也需相应提旁高。但如果时输钟脉冲变化太住快将会导致所挽采集的光信号紧电荷无法进行扩转移，因此电颂荷转移速度成琴为祸CC供D蜻提高工作频率茧的瓶颈。3、微型化葬超小型面义阵疫CC且D置尺寸小，却具极有相当高的分抱辨率，因此被姨广泛地应用于咱医疗内窥、盲恼孔检测等技术丰中。随着国防血科学、生物医冈学工程的发展偏，超小串型葵CC励D予像感器的需来碑越大。利4罚、父新型器件结构它为了提阿高过CC燥D沉图像传感器的贺性能，扩大适芦用范围，人们件不断地研究新牺的器件结信号解的采集、处理碗方法，赋肢予榨CC植D思图像传感器更纸强的功能。在泻器件结构方面祖，最引人注目唱的有帧内线转丛移孔CCD(FI汁TCCD厘)猜，亚电子噪少声巩CC此D扯（轿NSECC抬D屈）。此外，随歉着更VLSIMO贴S模工艺的日益完楚善障，凑MO黎S声光电二极管阵川列的发展前景滨也十分乐观。5、拼接技术浊线甘阵编CC载D百端到端拼接起采来可得到极长较的阵列和极高顶的分辨率。拼学接技术可将根据应用蔑需要灵活选择裙拼肉接器件和拼接天规模，这对军抹事应用、天文淹观测、光谱分腿析等征是特别有碑用的灿。尤其在对陆殿地和海洋的监溜测、侦察和地倘球资源勘察等邮方面都是十分六有价值的。校1藏.3经本论文的主偶要内容昼本论文的主要净内容是实现以炭线阵醒CC颗D济器件谁TCD150照1片D青为图像传感器拣的图像采集系柳统，输以昼FPGA旁芯片为主控制艺处理器，负责炎方案确定以及秩软硬件功能的厅具体实现须，瓶通过传输接口们，嫂在上PC籍机上优显示采集到的眠图像反信息湾。掌论文锤内容魂具体污包括乖：焦1插、孟图像采集系统扒的总体方案设慌计。包括舌：概系统模块的划偿分以及系统解爽决方案心确定。语2猫、喜图像采集系统栽的硬件设计黎(扁1剥)台线阵伶CC案D疯驱动电路设计巡。担(言2)宫模拟前端处理革器施（木AF还E示）配置质电路设计。上(湖3)撒系统懂PC敌B毫板壮设计。则3遵、魂基宁于债FPG男A咱的逻辑电路设阿计低利用热VHDL式语言午完成线阵饰CCD侮的秋驱动时序愁模块倒、青模拟前端处理机器航（流AF者E册）吵配置技时序庸模块、内部缓箩存晚RA巨M农模块以及总体赛控制模块的设吴计。每4桂、椒在以上硬件和叹软件设计完成匆并仿真通过前后，利用摇ED膀A居工具高对蝴FPGA涌进行据配置下载。睛5罗、音硬件调试完成赴后，对整个图饲像采集系统进盐行实物联机调独试。脏第舟2名章舍庆徒系统总体设计虎2.秤1麻系统总体结构羡图像采集系统脆主要由照明系仅统、线阵毫CCD雨图像传感器、孟模拟前端处理帝器电路、数据行缓存招器抢及害传输餐接口等组成，阀系统总体结构多图如里图阵2-掌1战所示。系统的椒主要功能是言驱狭动疲CC野D屠将亭被测对象的光橡学图像转换它成赚模拟图像侦信号，经过呢AF痒E垄处理后转换为恰数字信号柔缓存于喷RAM吴中押，裂最后经过务适当的懂传输接口氏把奔采集裹图像凯数据送入计算扩机中边处理逝。经图善2-裙1倍系统总体结构忠2.2含系统开发工具需20此世纪冻9校0戒年代，国际上胳在电子和计算颗机技术方面较竟先进的国家，崭一直在积极探来索新的电子电惜路设计方法，英并在设计方法中、工具等方面骄进行了彻底的宏变革，并取得侨了巨大成功。滤在电子技术设膊计领域，可编怒程逻辑器愉件美(少如瞎CPL绍D腰、程FPGA占)银的应用，已得棚到广泛的普及氧，这些器件为掩数字系统的设卷计带来了极大麦的灵活性。这日些器件可以通饼过软件编程而掘能够对其硬件素结构和工作方冈式进行重构，俯从而使得硬件蠢的设计可以如执同软件设计那耀样方便快捷。逢这一切极大地汗改变了传统的搅数字系统设计渡方法、设计过究程和设计观念悦，促进物了紧ED徐A吨技术的迅速发著展。可ED搞A兄是电子设计自住动传化棚(Elect惑ronicD绍esignA呆utomat卸ion按)邀的缩写，骑在胳2帐0抬世争纪眠9闭0咳年代初从计算衫机辅助设闭计站(CAD锡)存、计算机辅助概制堪造台(CAM圾)恋、计算机辅助冻测更试熟(CAT淘)另和计算机辅助革工亮程汗(CAE席)皂的概念发展而加来的千。泻ED胀A院技术就是以计凝算机为工具，准设计者骆在愁ED帜A含软件平台上，控用硬件描述语快言边HD筒L乓或原理图完成阻设计文件，然哨后由计算机自挪动地完成逻辑敞编译、化简、月分割、综合、滤优化、布局、赵布线和仿真，涂直至对于特定跳目标露芯片的适配编影译、逻辑映射底和编程下载等军工作。简而言灰之萄，拾ED弟A盼技术就是利用紧软件程序和工杠具来设计并实丧现硬件产品趟。响ED真A浸技术的出现，筒极大地提高了尸电路设计的效素率和可行性，沃并减轻了设计则者的劳动强度求。久目前水，号ED胶A夏技术已经成为芬现代电子设计液领域的基本手陶段，涵盖印制强电路搁板景(PCB提)来设计、可编程席逻辑器件开发泳、专用集成芯订片设计以及系帆统验证等诸多去领域。雁确P糠rotel藏DXP200相4阵宇简介省嫂踏本设计采用诉Protel旱DXP20矛04黎来完成整个系蛾统的硬件电器路击及集PC毒B屋板设计。呀Protel臭DXP20谷0任4央是笔Altiu害m塑公司岗于扛200常4乔年推出的最新谦版本的电路设卫计软件，该软淹件能实现从概斯念设计，顶层西设计直到输出糟生产数据以及渣这之间的所有罚分析验证和设付计数据的管理觉。当前比较流宅行共的茎Protel到9尼8逼、晶Protel睡99S跃E燃，就是它的前茂期版本萝。昏哄佣台Protel雪DXP2左00缺4诸已不是单纯骄的壮PC疗B匆（印制电路板巩）设计工具，篮而是由多个模倦块组成的系统渣工具，分别磨是果SC虾H恰（原理图）设住计匙、盟SC恐H告（原理图）仿陆真禾、翼PC撤B喊（印制电路板森）设计删、婆AutoR蓄oute恩r溪（自动布线器棍）煌和休FPG锹A己设计等，覆盖公了举以启PC栽B蓬为核心的整个旨物理设计。该彻软件将项目管俩理方式、原理亚图滥和倡PC哥B床图的双向同步多技术、多通道絮设计、拓朴自例动布线以及电介路仿真等技术门结合在一起，蓝为电路设计提壤供了强大的支舱持铜。务丽与较早的版贿本攀Protel递9竟9爹相比应，飘Protel愿DXP2赔00挤4界不仅在外观上惑显得更加豪华惰、人性化，而肃且极大地强化覆了电路设计的圆同步化，同时龄整合冰了逃VHD衣L半和愧FPG武A浇设计系统，其现功能大大加强呆了。已FPGA斧的常用开发工间具莫本设计采用倒Quartu设sII纵开发软件，其收提供了一种与煌结构无关的全爹集成化设计环西境，置使设计者能斜对逮Alter没a秒的各种产品系针列方便地进行蛙设计输入、快发速处理和器件浩编程跳。度Quartu伙sI巾I撤开发系统具有柱强大的处理能郑力和高度的灵责活性，它的优成点主要表现在唤以下方面：休1咬、童与结构无关血：即Quartu爪sI沙I闲系统的编译程省序，支割持往Alter乡a预全部系列皆的坐PL伤D扫产品，提供与煤结构无关的设碰计开发环境，杜具有强大的逻拍辑综合与优化锯功能。骤2敢、川全集成化沙：裙Quartu扬sI牧I窗的设计输入、形逻辑综合、布与局布线、仿真察校验和编程下晚载等功能都全鱼部集成在统一吹的开发环境下浅，可以加快动饶态开发和调试肆，缩短开发周啦期。贝3露、城硬件描述语态言尝(HDL恒)筑：展Quartu首sI骆I煮支持各暗种秒HD尚L金输入选项，包笑括悉VHD句L辈，历Verilo及g先H秤D奔L宾和仁Alter奋a盗的硬件描述语积言扎AHD蹈L疼。殿4芬、郑丰富的设计库免：风Quartu交sI蹲I厦提供丰富的库令单元供设计者今调用，其中包翅括各类常用的购基本数字器件兆，以及参数化圣的宏单元模乎块有(MegaF贷unctio宅n各)冠。岸在本系统设计设中，采用了国肉际上通用席的左VHD拆L尺语言对某些具这有特定功能的径逻辑模块进行甩设计找。撒VHDL(V如eryHi钢ghSpe恋edInt绢egrate断dCirc鸦uitHa彩rdware弟Descri芒ption米Langua彻ge施)破，即甚高速集鸭成电路硬件描蚊述语言，已经搬成为一个电子皆电路和系统的丝描述、建模、秤综合的工业标谨准。它具有强现大的语言结构振，可以用简洁锋明确的代码描蜘述来进行复杂嫩控制逻辑的设保计。它具有多孟层次的设计描碌述功能，支持台设计库和可重伴复使用元件的浸生成。前第谅3咳章尘条系统硬件遇设计弱3.革1垃系统硬件结构倦系统主要完成沾的任务是将采枕集到的图像数伶据传输到计算像机中肌处理这，这一念过程需要完善雹的硬件平台作棋为保障才税能将大量数据贞实时无误的传卫输。该硬件平压台永主要福包括如下几个棋部企分哈:业线阵怪CCD鸟图像传感器、捎VSP501仅0尊图像数字转换予器关、医FPGA裕最小系统弃，硬件结构澡如发图接3-赠1结所示。线御阵锁CC烦D捞图像传感器将板采集到的图像搬信号转化成电当压信号输出，爷然后经过总VSP501丧0裹对该信号进行遵模拟前端处理茧，最终滩转换成数字信妹号仇。塞FPG像A嗓是整个系统的皮控制核心，系衣统采用的是芽Altera当公璃司标Cyclon胆e页系列总的毛EP1C3纱来产生回线丙阵擦CC桐D夕图像传感器、苹模拟前端处理脾器的驱动脉冲左和控制信号和，踏并总把应VSP501景0汤输出的数字图着像信号缓存于亭利用菜IP侍核秆(抽Intell忧ectual近Prope隆rtyco墨re师)港产生的灰内部尝双口唐RAM啦缓存器中稍。骑图蜘3-搂1讽系统硬件结构划图袖3.2CCD核硬件设计障CCD坐工作原理轰CCD描是基于金吓属柜—狼氧化物细—携半导体技术的诱光电转换器件板，它是由很多旬光敏像元组成敌的，即防在弄P屯型赚(狭或彼N乘型章)安硅衬底的表面陵用氧化方法形养成一层厚度约坚0.1um丽的二氧化硅层斥，再在二氧化灿硅上蒸镀一层皆金属膜，并用坐光刻的方法制色成栅状电极掠。梯CC荣D黑的基本工作步透骤为依：裂把入射光子转盾变成电荷，把隙这些电荷转移绞到输出放大器役上，并把电荷株转变成电压或絮电流信号，使网这些电压或电早流能被传感器酱外的电路感知标。当栅极施加套正偏压后，空掌穴被排斥，产原生耗尽区，偏浇压继续增加，毫耗尽区将进一告步向半导体内唱延伸，朴将半导体电子斩吸引到表面，船形成一层极薄临但电荷浓度很烧高的反型层。闭CCD寻中电荷从一个救位置转移到另型一个位置，在变开始时刻，有缸一些电荷存储拢在偏压盾为浮10遗V猾的第一个电弯极下的势阱中片，其它电极上出均加有大于阈感值的较低电压挑。经过一定时担刻后，各电极丰上的电压发生足变化，电荷包唯向右移动。将简按一定规律变迎化的电思压自(眼如外部的时钟载电负压亡)踪加查到怖CC妇D陈各电极上，电语极下的电荷包嘱就沿半导体表姑面按一定方向崖转移到输出端粱，实现图像的碌自扫描，从而放将照射摆在葛CCD猛上的光学图像本转换成电信号蝶图像，直接显识示图像全貌饥。愈图器3-夸2霉是线秀阵站CC钉D傻的结构示意图堤，可以看出器胜件主要有光敏疲区、转移区、希输出单元这三窜部分组成。光页敏区滥由欠N炼个光敏元排成两一列，光敏单茶元始终进行光厕积分，当转移珠栅加高电平时贼，浴N沉个光信号电荷截包并行转移到脱所对应的那爽位冈CC性D偏中，然后，转招移栅加低电平工，转移中断，筋进行下一行积则分雹。堵N滨个电荷包依次威沿版着略CC岔D踢串行传输，每愤驱动一个周期滔，各信号电荷晚包向输出端方眠向转移一位，丢第一个驱动周直期输出第一个文光敏元信号电咽荷碍包漏;庄第二个驱动周绘期输出第二个仪光敏元信号电蛋荷包，依次类涂推，水第怕N胸个驱动周期输软出阁第裙N峰个光敏元信号油电荷包。当一奇行碎的攀N鸦个信号全部读醉完，产生一个剃触发饲信号，使转移名栅变为高电平胸，将新一谨行浸的罗N劲个光信号电荷拦包并行转移抱到国CC分D绑中，开始新一利行信号传输和拉读出，周而复康始。浆图女3-扒2早线租阵多CC深D赛结构图诚CCD基的主要特性参妹数1、转移效率皇转移效率键η缴是指电荷包在贪进行每一次转舰移中的效率，状即电荷包从一监个栅转移到下航一个栅时，有敏η描部分的电荷转先移过去，余墨下尝e尺部分没有被转棋移迷，霉e街称转移损失率凯，根据电荷守说恒原理有纺：康η葵=1摄－腐e列秃箩狐杠(呀3.1)刑由定义可知，肤一个电荷量为择的电荷包，经贷过浓n低次转以后的输坊出电荷量应莲为性:(3.2)即总效率为:(3.3)身由于馅CC踩D壶中的信号电荷丽包大都要经历宫成百上千次的论转移，即掌使税η防值几乎接翁近舌1访，灶但其总效率往乡往仍然很低。2、暗电流残CC放D嚷成像器件在既绝无光注入又无钞电注入情况下督的输出信号称滴暗信号，即暗虎电流。暗电流陵的根本起因在荡于耗尽区产生友复合中心的热定激发。由于工怠艺过程不完善尘及材料不均匀额等因素的影响滤，李CC源D雾中暗电流密度退的分布是不均急匀的。暗电流辩的危害主要有抬两个方面，即塔限制器件的低饼频限和引起固蚕定图像噪声。3、灵敏度挡指在一定光谱驳范围内单位曝财光量的输出信限号电昌压排(饶电疑流堤)霉。曝光量是指旦光强与光照时享间之积，也相赏当于投射到光峰敏元上的单位群辐射功率所产棉生的电狠压散(豆电谅流克)猪，其单位为嗽V/初W定（盼A/钳W河）露。凑CC天D梯的光谱响应基嘱本上由光敏元缓材料决定，也相与光敏元结构锻尺寸差异、电粉极材料和器件赵转移效率不均农匀等因素有关焰。4、光谱响应疼CC苹D批对不同波长的采光的响应程度凭是不一样的。炭例如永，沃CC秤D仇对蓝光的响应燥是比较差圣的，这是因为稳在多晶硅中蓝痰光被吸收的比节较厉害，以及德在多晶节硅借—耗氧化户物搏—叉硅等层中引楚起的多层干涉裹的结果。通常房把响应度等于毙峰值响应的一践半所对应的波兆长范围称为光含谱响应范围。站普许通故CC殃D淘的光谱响应范余围荡为君400变～楚1100n米m寺。5、噪声叹CC第D骑的噪声可归纳俗为三纹类微:蜜散粒噪声、转招移噪声和热噪蓄声。备(俩1)赛散粒噪声鹰在命CC洁D做中，无论是光日注入、电注入坑还是热产生的奉信号电荷包的孔电子数总有一壁定的不确定性匹，也就是围绕屿平均值上下变面化，形成噪声肯。这种噪声常艇被称为散粒噪侧声，它与频率采无关，是一种杯白噪声。散粒势噪声代表着器旷件最高信噪比健的极限，片外示的信号处理电辱路不能对此噪宋声进行抑制。猜(息2)猫转移噪声壁转移噪声主要收是由转移损失石及表面态俘获睡引起的噪声，素这种噪声具有亮累积性和相关魔性。累积性是枝指转移噪声是虑在转移过程中墙逐次累积起来楚的，与转移次朝数成正比。相障关性是指相邻碑电荷包的转移炕噪声是相关的堂，因为电荷包度在转移过程中冶，每当有一过盖量贵△篮Q升电荷转移到下佛一势阱时，必蕉然在原来势阱置中留下一减巴量权△楼Q从电荷，这份减副量电荷叠加到拖下一个电荷包浙中，所以电荷种包每次转移要色引起两份噪声慨。这两份噪声冲分别于前、后纲相邻周期的电砍荷包的转移噪婚声相关。俭(薄3)争热噪声握热噪声是由于铁固体中载流子撞的无规则热运胃动引起的，燥在团O谎K暴以上，无论其纠中有无外加电框流通过，都有慨热噪声，对信赞号电荷注入及白输出影响最大巷，它相当于电门阻热噪声和电灿容的总宽带噪患声之和。循以愿上犁3谨种噪声源是独惧立无关的，所站以瞒CC煤D风得总噪声功率啄是它们的均方焰和。哈在思CC核D忌图像数据采集关过程中，要尽君可能的得到精崖确兵的殿CC个D弦信号，且最大残程度的降稳低付CC逆D填的噪声，提高晋信噪旁比赏。降低噪声的冷主要方法嫩有馒:斯采用相关双采瞒样著CDS(Co杏rrelat捐edDoub步le剑Samp喘ling心)扑技术、双斜积跳分法、小波变巾换校正法、提秋高秧CCD感工作频率、带圈通滤波器法、饥制冷方法等。泼本系统采用了雄基于数字技术犁的相关双采样肚方法对噪声进餐行抑制。6、分辨率致分辨率是摄像苦器件最重要的绵参数之一，它苗表医明升CC榆D睬成像器件对景均物细节的鉴别忍能力。通常用喉每毫米能分辨俊的线对数表示铜，即路l熔p容/m痰m塞。有时也用可茫分辨的最小尺洗寸表示，它是袖可分辨的空间胸频率的倒数。均例如一饲个心CC骗D泪能分辨的最大诊空间频率为惭20lp帅/m京m捐，则可分辨的杂最小尺寸脸为捧0.05m她m贴。分辨率珠与稀CC罢D诱器件的像素尺坛寸有直接关系州，像素尺寸越敬小，分辨率越技高。通常可分翁辨的最小尺寸深约为像素尺寸淋的损2司倍。目挪前初CC物D肿的像素尺寸月为饭6洁～困14um塑，可分辨的最公小尺寸旅为泳0.012田～沫0.028叼um么，对应的线对再数柏为俱85狭～搁35lp/m卧m防。走CCD拆驱动电路设计编CCD幸是图宰像采集系统的情核心，在应戴用遮CC傲D宣图像传感器时宽，需要解决的尾问题主要有两阁个，即产生正士确的脉冲时序悟驱担动厕CC瓦D腰器件和输出信狸号的采集处理领。为了保积证物CC经D遣图像传感器正蓄确稳定的工作四并充分发挥它裁的光电转换功谈能，必须设计尸出能够产生符黑合佛CC鲁D陵器件工作所需缠时序的驱动控则制电路。系统义利用先进神的勇FPG结A储技术产生高速捎稳定煤的柜CC冻D岩驱动时序，具和体的程序实现滨部分将在第四喷章详细介绍。赏1击、漏TCD150宽1取D像芯片基本结构焦系统选用了日傲本东芝公司生么产忙的桨TCD150搅1水D旱线猴阵菠CC正D间图像传感器，骂它是一款高速校、低暗电流眉的阳500或0殖像元线旋阵妇CC位D圆器件。芯片封差装形式帆为障DIP2复2梳双列直插式，羽TCD150差1剥D池的管脚分部和粥结构如灶图潮3-裙3贱所示，表独3-筋1元为引脚名称说神明劲。轨表旧3-遇1TCD1叹501洪D捐引脚说明鞭φ匆1王E枕、缸O融电荷转移脉冲追φ到2壶E暖、御O蜘电荷转移脉冲子φ烛1B胖末级时钟炸φ艺2B睛末级时钟症SH骆帧转移脉冲嘉RS得复位脉冲室SP饿采样保持脉冲就CP珍钳位脉冲干OS舌信号输出抹DOS典补偿信号输出劈SS附地殊OD胜电源家NC撒未连接狭图弦3-3TC饲D1501先D扩管脚图乱图批3-吴4伍所持示窜为陵TCD150距1版D晚原理结构图，洞由图可知杠，墨TCD150摊1村D改由光敏区、转驱移栅、模拟移烂位寄存器及信另号输出单元组骄成。该传感器锤内部包含一袭列甜507刻6膛个光敏二极管膀，前圈面败6亩4勇个和后蓄面失1驶2妹个是作暗电流丑检测而被遮蔽低的，中翻间浙500谈0萌个光电二极管雁是曝光像敏单累元。当扫描一列张悠A献3蝇的图纸时可达后到闲1粥6复线落/m亏m钟的精度，该器兵件工作端在玩5星V更驱动脉冲智，礼12剃V要的电源条件下宝。埋图哗3-抓4护TCD150师1刻D装结构胜图睡TCD150萍1D捎的光谱响应特关性曲线如朱图架3-她5点所示。光谱羽响应范围尤从菜400n矿m划到唉1100n芳m阔，峰值对应的封波长丈为研550n墨m医。俘图乒3-锈5怎光谱响应曲线央2另、股TCD150据1康D侦驱动电路拾设计窄由驻于瓶TCD150规1君D余的时序逻辑是驳通利过您FPG锁A搂发出信号驱动直的现，众FPG违A尚的引脚龙为肤CMO刑S罢电平标准，宅而盛TCD150件1怒D击所需的驱动信宫号影为殖TT浓L忠电平标准，票但宏CMO灰S嫁电路的驱动电撕流较小，不能绑够直接驱诱动坦TT槽L孤电路，所以需察要孙对塔FPG托A默输出格的僵CC挂D公驱动信号进行放电平标准转换谢。系统中使讯用杯74LVC1兔624表5贼实现电平标准覆转换的功能，许它席是吵1菊6吩位高荒速罚CMOS貌双向渗线驱动器，酷采用单电源供况电方式，钻可以增强电流每驱动能力，工宿作频率可遭达重40MH胡Z颤。叙由妙于刚74LVC1婆624辅5雄输入高电平的兼最小值手为糠2属V般，输出高电平气为方5关V孩，所以利用它傲达到了驱即动两TCD150拾1罩D旗所需高电平电虚压值的作用。术其工作方式如条表得3.灿2寇所示。炭表泽3.2斤74LVC1告6245泻工作状态表谜控制输入端虹工作方式城OE喜DIR瓦L品L普B胃端输入隶，惩A瓣端输出誓L丘H咐A咏端输入暖，战B塑端输出氏H提X跌隔离状态夏本设计设定蹄VCC轧为非3.3辜V毛，脱O嘉E悼和助DI著R思同设为低电位弃，这唐样解74LVC1疮624黑5础工作模式欺为到B访端输入园，珠A妨端输出。析图巾3-巧6僵所示为系统该的疤CC肃D咬驱动电路硬件但原理图想。誓该电路提供婆了胡TCD150费1源D箭正常工作所需肉的全部驱动信旅号以柿及绣12勉V象的电源接口。须由切于穗74LVC1月624后5翼可以同时驱动桶两失片刻TCD150雀1流D破，所以这里设杆计了两个接蹈口芹P犬1束和狭P搜2亦。图量中棒CCDO晋D属和疤CCDE送V茧为线街阵催CC只D茶的采集到的图丙像信号接收端廊，最终接箱到器VSP501串0涂的谦3贤4筛脚粮和据4槽7适脚上。缺图谣3-币6敏CCD痰驱动电路硬件众设计辫3.3井AFE航电路设计惕衬A尘FE馅功能分析蚀AF光E唤（药Analog黎Front狭En与d欠）溜，又称模拟前逮端处理。惧CC卫D赏图像传感器输蔬出的模拟图像仓信号需要经过装信号调理新和凯A/腰D避转换，使之成讲为数字信号形型式，这样才能割传给后端处理尚器。靠AFE患的作用就是作将知CC嚷D亮输出的模拟图夕像信号箝位和岸放大挎到拥A/增D糖转换器所需要导的电平。克模拟前端系统辈的工作将直接缠影响各类应用死采集系统的动掩态范围、分辨生率、信噪比、返线性度、速度路等重要参数，套它是提高系统丹采样范围及其瓜采样位数的基谅础之一。一个扑完整系的诵AF鹊E是处理器包括输呼入箝位，相关歪双采样，执程控增益放大遗，模数转换等掏功能。浑VSP501便0屯午简介积本设计摒弃了刷以分离采样保洁持器结合运放魔的方案，而采豪用众多数码相季机的方案，用松一块限专用的刃AFE竹芯片来完成信矩号放大、增益浙调节、相关双姐采样、及模数阀转换。这样的恋方案由于采用枣了单芯片设计渴方案，系统将张具有更好的可世靠性、稳定性婶。俯本榜设计中采端用碰T益I壳的阁VSP501毙0南前端信号处理告芯片蓬。止VSP501锅0高是一款面翻向诵CC独D卖的完善的低功兼耗双通道模拟沿信号处理器。咳它内含最度高肿31MSP赤S伸的相关双采样狠（胁CD垂S膀）电路、可编肢程增益放大器长（旦DPG锯A州）称、羽1眠4般位精度的最高纤采样率松为脸31MSP麻S搁的权A/套D田转换器察。考VSP501师0冷可以工作在三稠种模式下，缺对盆CC奖D扰信号、模拟视极频信号和普通幼的交流信号进洗行牲A/瑞D绕转吩。拨VSP501花0乳以其高精度、草高速度的模数对转换能力，以深及它所具有的弹完善的页性能结构，广童泛的应用在工京业控制、医疗橡仪器、科学研先究等领域的高锹精度图像采集梳系统等惨。律VSP501惕0惨的引脚图如岩图聪3-值7秀所示。些图修3-振7姐VSP501恋0厅引脚图期VSP501相0满的内省部结构图如忘图饲3-碑8行属所示。主要包茎含直流重建、膏相关双采样、惠输入箝位、可抗编程增益放大编器彼（凝DPG运A乌）、黑电平箝边位想、萝A/D坦员转换器等模块我。下面将分别渠介绍，阐佩述脾VSP501始0痒欺的工作原理。欣图滩3-抓8孙VSP50亡1握0抛的内部结构图垄1如、狱直流重哪建抚益直流重建的目班的是实现直流笨电平箝位。由太于涝CCD桶的输出信号因劝为包含了一个宵较大的直流成姨分，这个直流裙量很容易造成励放大器的饱和狐或者引起共模棒效应。因此筝，柜CCD汽刘的输出信号往按往不能直接加臂到后续放大器么的输入端。直翼流重建电路的鹅功能是从信号秀中恢复出优化斑的信号直流分闸量，即将叠加站在申CCD桨唐像素上的直流繁电平恢复到一麻个希望的值。岛在实际电路设族计中，疼将亏CCD卡镰输出信号经过搞一市个禾0.1u尝F语的耦合电容连赏接易到条VSP501瓜0艰的统CCD盏豪信号输入引脚女，在耦合电容蚕端产生一个理棍想的直流偏置麦电压，可以棕将烘CCD剖啄信号的直流电矮平箝位宿在棚1.5洞V级左右。响2辣、牢相关双采样巨（滑CD狭S省）团碍相关双采样摆（枕CD崇S炮）是根片据倘CCD歌崇输出信号和噪艇声信号的特点泥而设计，它能咸消除复位噪声拍的干扰，跑对匆1/呢f纺噪声和低频噪监声也有抑制作慧用，可以显著显改善信噪比，扩提高信号检测怀精度。由树于猴CCD川肯每个像元的输躁出信号中既包紧含有光敏信号唤，也包含有复它位脉冲电压信捎号，若在光电兽信号的积分开猜始时刻和积分票结束时刻，分镰别对输出信号茄采样（在一个单信号输出周期瓣内，产生两个因采样脉冲，分称别采样输出信咽号的两个电平突，即一次是对谦复位电平进行仿采样，另一次菜是对信号电平勿进行采样），例并且使得两次骤采样时间之间肤的间隔远小于捉时间常糖数绍R腥C水（妻R鹊为复位管的导江通电阻），这剪样两次采样的晚噪声电压相差绢无几，两次采浮样的时间又是处相关的。若将柿两次姻采样值相减，戴就基本消除了主复位噪声的干狭扰，得到信号营电平的实际有殖效幅值。歇3榆、吗输入箝纯位烛磨输入箝位的目侍的是去敌除侮CCD传矛的黑电平偏移客。一该些即CCD链纳信号有很大的狗黑电平偏移电封压，如果不及庸时将这个偏移喷量去除，将会血对芯片内畏部弦DPG钱A贴电路的可用放译大空间有很大释的影响。与其踩它模拟前端芯辩片的结构不同控，夜VSP501惨0苗谷在迫CCD那丽信号进入芯片仆后就去除了这推个偏移电平，眉这样做有两个剥好处：其一是山减小对芯片采视集通道中的黑姻电平箝位模块睁的影响，其二碗是确片保开DPGA攀确有更大的电压劈放大的空间。思4奶、傍可编程增益放什大器犹（剧DPG倚A词）区雕VSP501扩0买提供了一个分密辨率糠为宇10肝谦位、增益范围格为乖0dB忙～还24dB桨雁的缎DPG帅A鱼，魄DPG递A园的增益系数集由跨SPI谢骡串行总线对相再应寄存器的进犯行配置，具体金的淹DPGA好手增益值公式为毯：间叉Code仰绢Range冬趁皇Gain必Equat黎ion(dB射)城128印～步1024思匹Gain(d讽B)=寻20log弃(萌Code烘－棍128价)贷/64堤(贺4.1支)晃式留（拒4.透1航）中朵的糖徒Code妹宫为相应寄存器灿的尽10bit煌偶数据值。粗VSP501欣0议的配置讽由哑畅FPGA荣负责完成。即5室、骨黑电平箝堆位禾拜黑电平箝位环眉路模块用来移傅除采样通道中艳剩余的偏移电睁压，同时能够浪跟懂随辰CCD驳制黑电平信号的炸低频变化。它班的工作原理是凤：首先，通过横对相应寄存器硬配置，获得需馅要的箝位电平嫌，可调范围剩为涉0辫～娱510贩LS窜B砍；然后，在信太号的消隐期感，沫ADC井走的输出电压与悦用户通过寄存伴器配置的黑电写平向比较；最侮后，比较后的糊信号通过滤波晓降低噪声，将勿修正的信号通堡过烛DAC截薯重新输买入添AD玩C允。通常，黑电广平箝位环路应售在每个行周期劣变化一次，但聪实际上这个环膏路可以变化得个更慢以适应特是殊得需要。嘉6喷、筛A/D贝贯转换繁器符歉VSP501瓜0揉抓内部含有一个三高速、低功耗墨的跪A/D怀烦转换器。它的砍高性能体现在价：精度为惧14六雕位；采样率为软3煌0MH耻z竭；差分非线性蔑好递于住0.5LS叨B淋；市（担-0.3坝～扔3.蕉6抗）屋V萍的输入幅值范库围；更好的抗客噪能力。哭VSP501松0窑的硬件企电路呢设计虫如下糖图暖3-握9河所示遣。蒜图火3-喘9富VSP50沉1猫0番硬件电路设计最3.4鹊FPG焦A耐硬件轨电路设计石Cyclon豪e滨系列严FPGA母简介丝Altera脂公席司呢Cyclon撞e乓系内列于FPG酸A部是目前市场上结性价比最优且怖价格最低尾的毯FPG辫A寇。晒Cyclon予e贞器件具有为大县批量价格敏感肺应用优化的功岂能集，这些应递用市场包括消披费类、工业类主、汽车业、计坝算机和通信类永。茧器件基于成本谱优化的全腔铜五1.5VSR谅A瑞M凭工艺，容量净从购291往0拘至昨2006绕0掌个逻辑单元不抽等，具有多虚达掩294912科bi畜t革嵌针入孤RA呼M肥，该系列各型郑号资源详细信誉息见表赚3督拾-3症。武Cyclon枯eFPG紧A渴支持各种单阅端台I/岛O约标准最如但LVTT董L瑞、望LVCMO挽S各、熟PC恢I误和岂SSTL-2桐/俩3岔，通讨过呜LVD闷S甩和尺RSD犯S杆标准提供多厚达记12则9吵个通道的差半分暴I/修O挎支持。每册个丧LVD省S判通道数据传输冰速率高绿达惧640Mbp盛s津。亲Cyclon诚e贴器件具有双数狼据速图率切(DDR)S井DRA菊M粒和含FCRA霉M午接口的专用电敲路戴。索Cyclon绑eFPG斧A怠中有两川个界PL股L估提供六个输出鹰和层次时钟结家构，以及复杂柴设计的时钟管塞理电路。这些莲业界最高效架杂构特性的组合饭使两得恒FPG孔A没系列成走为帅ASI阅C涨最灵活和最合积算的替代方案马。蓬表影3-3涝Cyclon涂eFPGA巷系列产品性能服特性薄EP怒1C肠3均EP盈1C袜4取EP收1C径6艳EP明1C此12练EP乌1C肠20脸逻辑单线元炸(零LE)衔2910坛4000叔5980钻12060代20060匆M4KRA腥M建巧块吊(4kbit酱+柱奇偶校杨验撕)制13麦17毁20跑52物64垮RA惹M锻总量声59904吊78336职92160姻239616叛294912航PLLs诚1挺2种2焰2倡2聪最大用裳户庆I/东O仆数锦104晓301夸185其249间301针差分通道印34推129耐72房103福129截Cyclon舞e众器件毛的性能足以和绝业界最快释的恼FPG翻A喇进行竞争黑。赠Cyclon诞eFPG珠A佩综合考虑了逻杨辑、存储器右、段PL从L犹和高熔级厌I/老O岛接口，是价格肆敏感应用的最景佳选择。结合损本系统的需要美，设计中采用迟了该系列的债EP择1C桌3纽器攻件逼EP1C艳TQ席144徒C辛8邪。早EP吹1C鬼3TQ物144C求8今除表喉3-3文所示的特点外华，其它特性如津下：乎1哥、刃内核工作电压疯为洪1.5壮V晃；侧2迎、武片上的锁相环歇电路可以提供碰输入时钟的割1革～呆3抛2揉分频或倍频顿、坏156叔～排417p婚s及移相或可变占常空比的时钟输绵出，输出时钟徒信号的特性可测直接在开发软掌件里设定。经述过锁相环输出践的时钟信号既坊可以作为内部守的全局时钟，券也可以输出到陡片外供其它电逼路使用；铲3松、骗多功能牧的旷I/锻O押结构支持差分装和单端输入，磁并肿与歼3.3蛙V钱、敌3蚀2乞位移、购66MH现z盘的阁PC倡I帐局部总线兼容点，输出可以根更据需要调整驱姿动能力，并具冒有三态缓冲、近总线状态保持翁等功能；幻4剑、窃整个器件背的呈I/帆O谷引脚分为四个似区，每一个区膛可以独立采用阀不同的输入电缝压，并可提供责不同电压等级染的输出。熄JTAG豆口叙及泡A疗S拜模痛式接口呀FPGA谣的配惕置模谢式泡FPG泪A赢的配置方式多叠种多样，各个榜厂商之间很少倡有通用的配置碌标准，随着新饮器件的推出，昼配置方式也不撑断更新。目前帽Altera枯公司所提供愈的轧FPGA灭配置方式主要伯有两芬种：崇1坑、礼AS(Act肚iveSe期ria渗l延，主动方辅式宋)搂：馅FPG盲A槐处于主动地位锻，品由旱FPG远A恐控制配置过程舟，负责输出控梨制和同步信号居给外部配置芯将片，接受配置上数据以完成配丈置垮。殿EPC对S黑系列配置器件鸭专乞供彼A渐S煎模式，越如萝EPCS饱1敢，蚕EPCS鉴4田。寒A乔S辱配置模式电路锹如晌图毅3-鸭10拆所示，配置数岭据通脉过桨DATA湖0步引脚送迎入峡FPG郑A称，配置数据被榆同步愤在拳DCL尊K灌输入上塘，锣1桶个时钟周期传苹送贩1研位数据。会2悠、裳JTA英G株方式扫：恳JTA林G睁方式是所有配铺置方式中优先惠级最高的，它满利企用再IEEE11刮49.阅1滥中定义袋的钻JTA亡G修标准接口进行谨配置。通过下趁载电缆摔由饼Quartu明sI启I榜软件进行配置场，也可以采用痕其他的智能主平机来模酿拟柴JTA前G梅时序巡，骄JTA墙G途口电路如茫图贷3-爬10偶所示。遵图攻3-摇10页FPGA睬配置电路途本系统采商用氏AS+JTA翻G问方式。这样可握以爷用围JTA紫G友方式下载程序肠调试，而最后在程序调试无误爽后，再昂用泰A愧S榨模式把程序固勺化到配置芯片静里去。采用疏1M咳容量的键EPCS筝1撒串纯行烈FPG蔽A骂配置芯片，完湖全满足设计要日求。鬼3.5宿PCB罪板的设计涛浓P牺CB腐设计常识蒙一般来说，印贵制电路板包括附单面板、双面秃板和多层板。纸单面板一面有根敷铜，另一面助没有敷铜，用漫户只可在有敷撑铜的一面放置盘元器件和进行珍布线。单面板饺成本低、无需啊打过孔，但是锡由于只能在敷下铜面上进行布拆线，因此限制难了它的应用，库仅在进行一些汤比较简单的设荡计才使用单面遥板。闪双面板包括顶暮层和底层，均局有敷铜，都可忍以进行布线。旧顶层主要放置沾元器件，而底瓜层用来布线。峰在双面板上进秀行设计相对比归较容易，而且塑成本较低，因现此用双面板制沸作电路是比较迈理想的选择。匹多层板包含多挺个工作层，除出了顶层、底层有，还包括中间兆层、内部电源糟层和地层等。献随着电子技术外的高速发展，腿电路设计越来丑越繁琐，电路枕板也随之越来至越复杂，多层波电路板得到了浸越来越多的应京用。拾要进行电路板辱设计，首先得宋制作电子元器债件的封装。元普器件封装包括啦电子元器件的趴外形尺寸以及尘焊盘的位置，茂这是元器件被按焊接到电路板复上时的重要参俘考。蹈元器件的封装换可以分为针脚叔式和贴片式。赛元器件封装的田命名标准一般肆为元器件类型刊加上焊盘距离份或者焊盘数，吐通常可以根据趟元器件封装编脱号来判断元器披件的相关参数费。如仇AXIAL该0.4总表示此元器件群为轴状封装，景两焊盘间的距染离为正400mi币l治；勒DIP1莫6票表示该元器件园为双列直插式邻，引脚数州为档16孙个程；艘QFP6价4意表示该器件为对四周扁平贴片丧式，引脚数橡为知6瓣4贺个。扶焊盘的作用是宾连接元器件引乔脚和导线。焊摘盘烫是魄PC界B签设计中最重要道的概念之一，务也是我们最常维接触的。选择挣元器件的焊盘鬼类型要综合考死虑该元器件的水外观、布置形端式以及受热情找况、受力方向笨等因素。例如勾，对发热量较绵大且受力的焊轻盘，可将其设失计捉成窃“限泪滴皮状芦”隐。份当遇到需要在衫元器件引脚之托间进行布线的建情况时，将焊凤盘设计成椭圆感形或扁圆形往医往事半功倍。滑自行设计的元奔器件焊盘孔的布大小要参照元愿器件引脚粗细届进行确定，基厘本原则是焊盘阴孔的尺寸较元王器件引脚直径艘大闹0.2mm盛左右。杂为连朵通葛PC待B虽板各层之间的幅电路，在需要协连通的导线交嚷汇处钻上一个弱公共孔，这就于是过孔。过孔蜂一般分为三种誓，即从顶层贯股通到底层的穿饺透式过孔、从柏顶层通到内层张或从内层通到序底层的盲过孔状以及内层间的逗隐藏过孔。从夫俯视角度观察宽过孔，包含两钳个尺寸，即通帜孔直径和过孔务直径。通孔和跌过孔间的孔壁泥，采用与导线禁相同的材料构级成，连接位于佳不同板层的电辅路。一般情况减下，设计电路瘦时尽量少用过备孔，一旦选用鹊就务必处理好条它与周边各实若体的间隙。此咏外，所承担的洗载流量越大，南过孔尺寸就越泼大，如电源层株或地层与其他忆层连接时所用仙的过孔就要大残一些。侄此外，历膜馆(Mask忆)骂在省PC颈B暖制作过程中也巴是必不可少的岗，根据其所起庄的作用，可分腔为助焊膜和阻络焊膜。助焊膜庙涂于焊盘上，炭可提高焊接性兰能，通常在电尼路板上观察到楼的比焊盘略大液的浅色圆圈就乌是助焊膜。阻荒焊膜则正好相勇反，为了阻止葬电路板上非焊年盘处的铜箔粘煌锡，焊盘以外蛇的各部分都要群涂敷阻焊膜。摧在绘雁制振PC筝B翻电路板的过程征中需要考虑许并多方面的问题惜，信号完整性隶问题更是重中裤之重。信号完芬整性问题主要经包括反射、振怖铃、信号过冲灵以及信号之间偿的串扰等。良吧好的信号质量际是提供稳定时辨序的基础，信赶号完整性问题哨导致的信号质忙量变差很可能源带来时序的偏超移和紊乱，从仓而导致系统不竞能正常工作。厘差的信号完整万性不是由某个淘单一因素引起律的，而是由电扫路设计中多种菌因素共同导致武的，因此，信逮号完整性分析贯就成了进论行抵PC评B裹板级和系统级孔设计、分析的布基础。开信号完整性问廉题一般是由电峰路板设计中的仅走线脆、甲PC律B援板材和阻抗匹遍配等导致的。湿可以采用先进没的终ED善A诊工具进行仿真碌来解决信号的玩反射、串扰问惭题。通过选择六正确的布线策有略和终端匹配邮方式，可以得凉到理想的信号勿波形。强反射是源端与纱负载端阻抗不题匹配导致的，干负载会将一部就分电压反射回连源端。寄在翻PC肯B灶布线过程中，件可以预先选择拐合适的拓扑结犬构来改善反射女现象，这种方羊法通常不需要送增加额外的电池子器件。常用境的布线拓扑方照法有树状法、治菊链法、星状缝法和回路法。辱相比较而言，姻菊链法是比较喷好的布线法，钱适合于地址或对者数据总线以驶及并联终端的沫布线，基本上俊没有分支旁路吩。此外，为了疏减轻反射，还抵可以选择降低箭系统频率以便轨在下一个信号辫加载到传输线糖上之前达到反蚂射稳态，但对童于高速系统来省说，在总线频颂率达到一定阂骆值之后，反射屠在一个周期内常无法达到稳态缓，所以这种方叹法在高速系统拍中不太实际。狮过冲是首个信滥号峰值或谷值骆超过设定电压仰值，较强的过站冲会导致保护民二级管过早失薯效。下冲是指遇下一个谷值或题峰值，过分的资下冲可能会引绑起错误的数据密操作。过冲与帆下冲是由走线编过长和信号变加化太快两方面评原因导致的。究尽管大多数元笨件在接收端都障有输入二极管研对其进行保护妇，但有时过冲室和下冲电平会往在瞬间远远超更过元件可承受充的电程压范围，从而常损坏元器件。托振铃表现为信盈号反复出现过戴冲和下冲，在霜逻辑电平的门毯限上下抖动，绣震荡成欠阻尼械状态。振铃主哨要是由传输线约上过度的寄生渔电感和电容引围起接收端与源裕端阻抗失配造贼成的。同反射怀一样，可通过论适当的端接进海行抑制。启芯片内部参考内地与系统地之燥间存在引线电怪感，芯片输出筛管脚与系统地慰之间存在负载湖电容，随着数锦字设备速度逐办渐变快，它们诵的输出开关时羞间越来越少。乖如果地线通过勿电流的能力不带够，那么当大记量的开关电路值同时由逻辑高肝变为逻辑低时说，就会导致芯巨片内部参考地蚂的电压漂移，陷即地弹。由于刃地弹与引线电企感、负载电容原成正比，所以跨应尽量减小分怨布电感量，采露用输入电容小咏的器件以避免含让某个逻辑门钟驱动太多的负恩载。另外，采光用上升沿变化励缓慢的器件也臂可以在一定程雾度上减小地弹贼的影响。珍电磁干扰将导暴致过量电磁辐取射，表现为当下数字系统加电通运行时，某个终传输线得到类秩似天线的特性龄，对周围环境痕辐射电磁波，裕从而干扰周围园电子设备的正王常工作。它产野生的主要原因风是电路工作频知率太高以及布窄局布线不合理捉。主在电路设计中欲，信号完整性百问题是一个复恩杂的问题，往咸往有许多难以袭预料的因素会牙影响整个系统炸的性能。因此股信号完整性分妹析在高速电路忆设计中的作用俗举足轻重，只督有解决好高速蜜设计中的信号衫完整性问题，便高速系统才叙能准确、稳定沃地工作。致泰修P读CB傍具体设计盘完成了系统所漏有的分块硬件忧电路设计之后狠，最终要实现塞驱动和采样的槽一体化设计，层这就要求各个久模块电路必须泻集中到一块电少路板，所以我稀的符PCB桨板设计要包括库：爆F碌PG敞A逢最小系统路、觉CC炭D芝驱动电路模块质、尸VSP501俊0蛾电路模块。肺设计使用的孕是屯Protel促DXP2表00氧4感软件。铜本设计的原则量是尽量缩小电萌路板的面积，巩节约成本，而医将信号完整性订分析放在次要刻位置。本系统建所需要的电压巾源共扒3墙个逝：法12持V彩，鞭为器CC春D牌正常工作器件王供压付；冶3.3V遗和吗1.5V僵，为沙FPG侵A景和五AFE览供压。本设计缓采用殊双式面茄板，顶拆层主要已放置核心支器件，独如化FPG赛A战，侍VSP501舱0鹅等，底层主要狸放置一些去耦墙电容，电阻。待由于平时没有浮画哥过脑PC膏B醉，没有设计经轨验，所以在设扇计认PC姑B颂的过程中遇到额了许多问题，士首先遇到的是村布局问题，须看到由原理图宣导茎入永PC机B广文件后的一大起堆元件，不知下道该怎么排列栏好，就按照横寒竖排列整齐的氏方法排列，结挖果布线的时候净发现问题很严圆重，许多线布砖不通。经过老棋师指导，教布局时应该分语块布局，于是膜把板子分为电愁源、配置接口宋、贝CC浑D钳接口扩、挥VSP501忘0卖、扩展接口及久按键等几个部响分。增图玻3-毒11种所示为骨初步绍布局后立的晚PCB解效果图卡。甩图锤3-融11拖PC夫B转初步吸布局善效果图耀经过分块布局删后，设计的各义个部分担在肝PC搁B小上体现出来，天这样在布线的议时候思路清晰肥，知道怎么走翼线最好。学在布线名过程时桌，出现塔不能自动布线组的问题守，播而垫且圾FPG破A易芯片的引脚全酷部变绿。桨检查后发现雹是痰FPG丹A浅芯片引脚疯间距恶小于布线规则夕里设定死的舰10mi捕l广安全间距失，改植为酬7mi添l皇就解决了。销经过几次调整别，自动布线全视部不通了，但弯是发现许多线挤布得不合理轻，而且过孔太践多，电源的走悉线也太细，私加工难度太大遭，稻不符合设计要锯求，所以巴决定手动布线洪。肝还遇到的蝇问题就是蔽如何放置芯片互去耦电容稀。东开始时美只是折将所有电容并伙联在一起犯，没有认识到覆去耦电容的作匆用。后来老师砌指出槐去耦电容应该扁放汤在宰FPG秤A浑的供电电源引钩脚和地之间，运并该就近安放享。最好的方法房就是把去耦电拥容放在芯片的肯背面，能接地端一致朝喇里，接电源端订通过过孔和芯排片对应供电脚宾相连。予由于芯片的尺监寸较小，筑080党5殿的电容不好放娱置，所以填更改盲电容的往封装鉴为嗽060叠3姐，这样作布局更加僚方便津合理泄。车图逃3-抓12蒜劈为畏调整后烟布线效果图。导图碧3-嗓1惰2集布线效果图趣修改后的犹PCB考已掉满足设计要求芹，但赏在老师指导下串再次诉对电路斤进行了优化清。为了仪充分利疤用臣FPG钉A股丰富的嘉I/O痒管脚资源翁，方便电路扩乎展，增酒加轻I/晨O悔接酒口饱J扫4复到注3担0感脚售，洒同时增加了按耐键修数目。最后再艘次对布线进行贿优化，符补泪滴，并页双面币对地过覆铜。至此袜完成竟了全部趋PCB林板的驻设计。票图止3-谦13唉为最终版的未江覆铜馅的求PC草B洲效果图。软图尽3-雾13碎最终饼版需PC可B爽效果图示3.6桑系统硬件森的附焊接璃和测试满经过两堂周时间，件拿到制作好的开PCB舒板凝，接着就城是趣元牧器件唯的孝焊接锁和卷PC学B内电路门测试岔。中首先焊隙接的是电源模介块洲和晶振模块虽，焊好后通共过茂5豆V火供电，得到了表稳定这的筑3.3随V更和不1.5糕V击电压输出，说纲明电源设计符坝合要求。用示坊波器测量辟晶振输出引脚讽，仇得到碌了稳定召的各50MH荷z博时钟信号隐，说明晶振肢也烂工作正常崇。挂其次阀焊接的范是扯EP1C练3叼、趟VSP501箩0瓣、遍74LVC1蔽624协5猛，曲及铺其五去耦电容，上琴拉电阻等。染这几块芯片引改脚较多，焊接想的时候必须非经常仔细，不要皇出现虚焊、短妨路等问题。最完好是第一次就岗焊好，因为第顾一次是最好焊及的，出问题的烤几率也最小。软最后底要灯焊上按键细、犬I/院O淡接口、配置接狡口以粮及喘LE前D娱。全部焊接完欺成后的系统板心如臭图扶3-体14休和异图禽3-1挨5梅所示故。雀图记3-摸14纤系统息板正面图墨图气3-15伙管系统板反面图判系统勇电路板是月否设计成功，奔关键要看硬件倒电路板的各个瞎部分工作垄状况心。要测试系统财电路板白的工作状态，阻只需要对主芯宾片掠FPG逝A丹进行配置，再地通过它对按键战、全LE夹D布指示灯必、熔74祝LVC零1624捞5银进行测试。测悉试方案如会图澡3-幻16棵所示。艇图砍3-腾16集刃测试方案原理柱图浮首先通奸过仿altpll资0糕模块遮对障50MH示z箱的时钟进真行竖2术倍频，如果倍揭频成功，就说大明寿FPG早A难的涉PL确L拘工作正常。倍阻频后的时钟再丈通过两言个者2订4涛位的计数消器燥lpmco御unter扭0令分频，驱动电揪路板上释的锹LED稍3菊和浮LED征4思，使其不断闪虎烁。涝对霜LED乳3见通过一个与门罚处理，使其在饭按没键串KEY毁3延长按时会一直霞亮，否则就不瓦断闪烁厦。象拨其次设计了按域键往KEY续1伙和投KEY疼2虑分别控塑制卧LED维1慢和卫LED障2煤的亮灭。煮最后为了测衬试泊74LVC1齿624业5伏，试将计数器宗的恳q[11售]史～敢q[16位]饶作迟为惨CC竹D锁驱动信号送贴到狭74LVC1常624童5泰的输入端。舒仿真正确并综努合摄后协JTA泊G纵口将程序成功铸下载到系统板暮后，出现的现甜象及结论：追（凯1叙）虹LED迹3虎、剑LED使4域不停闪烁，按菠下蹲KEY滔3云后废，争LED啦3殖长亮。按边下晴KEY嘉1角、犬KEY掀2与后链，潮LED遣1筑、校LED俭2陕亮。以上现象敏说迁明添FPG缓A犁芯片已成功配浴置并工作正常滴，按键年和物LE耽D贪模块工作正常桂。利（偿2茧）用示波器测恰试聪74LVC1帆624毛5逝的输出，得到调了稳定的方波民，频率娇与死q[11局]分～仿q[16洪]保相符。以上现均象说宗明泛74LVC1为624住5袍工作正常。叛第劲4批章街痕FPGA盘设计抽4.1信FPG披A巷设计方案禁采集装置的顺歪利工作，除了葬需要有硬件平坛台外，还需要滋有软件来支持乡。在本课题中很，数据传输都尤是围绕储FPGA喘来实现的您，所甜以上FPG军A上软件的设计是桌整个采集系统姻的灵魂。下面范分别介巾绍聪CC乌D馋驱动怠、拨VSP501虽0董配置愉、伶双口场RA怒M营缓冲器塌以及采控主模禁块的碗程序设计。绣图钟4.侄1童所示盖为烦FPG钻A送设计方案。亦图友4.1炒勤系统设计方案桃框图重4.骡2霸TCD150薪1情D临驱动时序震模块营设计灾TCD150拒1D判的工作原忆理为区：兰首先，当转移搞脉陈冲寺S乘H院为高电平时，亚存储栅中积分片产生的光生电垃荷并行的转移码到光电二极管冻两侧的模拟寄垦存器中量，久S狂H什为低电平时，荒存储栅与模拟术寄存器隔离，蓝存储栅开始光鸡积分，模拟寄精存器在其他驱后动脉冲下向输析出端串行转移命信号电荷，最混后唇由对O眉S苹输出饶。项O境S宫端首先输性出日6怕4泄个虚设单元信唤号，其输出顺款序姐为暖1煌3头个虚设信号内，捕4巾8烂个暗信号嫂和甚3堂个缓冲假信号锅，然后开始输酒出异500桌0政个有效像元信列号，最后输邻出患1斜2侨个虚设单元信燃号，其输出顺三序滴为驾3彼个缓冲假信号强，怒6抱个虚设信号蓝，停2淋个奇偶检测信估号盘和方1谨个虚设信号，依之后是空驱动陆，可以任意数圆目。这样就完们成了一帧信号皆的完整输出，膛按乐照眉TCD150含1翠D储的典型驱动脉随冲频率句1M族来算，至少需酱要百5.0因76m禁s钞。哗TCD150葬l条D泪的驱动信号时凉序如图宽4.3映所示。训由漫TCD150他1D可时序执图可柔知腹,荡其驱动脉冲主燕要包括帧转移霜脉冲源SH逗积，督电荷转移脉冲张Φ朗1E半旺，粉Φ茎2E趟吴，膨复位脉冲田RS螺串，专钳位脉狱冲刷C燃P料和采样保持脉意冲尼S溪P栗。参斗阅添Toshib算a讲公司修的霜TCD150超1D划流技术资料可知书复位脉晋冲想R坏S赌的典型工作频荣率神为蛇1MHz替,液电荷转移脉冲堤Φ梯1E,镰Φ渡2耀E奉典型工作频率忆为跳0.5MH投z讯效。在满稼足合TCD150冒1D申汉工作脉冲的前台提烛下双,泻确定各归路脉冲参数如梨下漏:RS,C劈P,S遭P缴的占空比绝为归1肿:旁7,仗Φ弟1E搬,疗Φ侧2E谈为占空优比幕1:都1岗的方叠波玉,咽由旧于徐TCD150糖1D耕屈在正常工作时快有宇76乐席个哑像元输警出俱,云因师此购,刚在一械个起SH素僵积分周期内至漏少应该包辅含池507位6赛个复位脉冲。减下面具体介绍满每路脉冲时序侍的写法。牢图车4.素3双TCD150龄lD衰驱动信号时序零图禽首先介慌绍填R酒S释、煤C验P糕、轿S秩P兴信号的产生：长R翼S模、耳C殃P倦、薯S久P窄的时钟频率是耀相同的，其时阀序沟要求偶如图窑4.4且所示。排图久4.饿4津RS究、联CP聋、业SP匠时序图烤本系统采秆用将R迎S长典型工作频率检1MHz宰，禾CLK故是由外部晶振颗产生的时唐钟社,像可模选张8MHz碍,灌所有波形均由风它搏产败生粥,穴由寸于纪R京S性占空比为注1虚：冬7压,甩因此可对输入茫时钟脉拿冲掏8屿址分葬频业,炊低电平占时钟暖脉际冲涂1争钓个周男期已,椒高电平占时钟门脉亡冲烤7箭怀个周偏期倒,凶当计数器喊到株7牢虏时挡,捞计数器清膛零兽,胸重新计数沃。傻C纹P剥脉冲可通膊过青D贸黎触发器或将损R避S触延时获粱得索,顺由淡于搞R邀S袍和窜C骑P斧脉冲的延时要丧大于等于漫0ns具,旧故采用两炸个沉D午淋触发器延挤时灿2袄北个霉CLK混脉冲可得绵到疾C翼P理波形钢。衔同样展的办,S怒P闹脉冲与暗CP辽脉冲延时大于获等周于米0ns,门S听P沙波形的产生啦与来C狸P石类鸡似酸,攀在此不再赘述蠢。仇然后介绍射Φ和1E圆、纺Φ退2粪E那、含S镰H岩信号的产生：策Φ茂1E践、求Φ摘2誓E且、肾SH乡时序演要求短如图节4.5帖所示。哪图柳4.浆5萝Φ动1E侦、犁Φ升2E久、继SH名时序图辉TCD150涉1D放奖中有镇5076漂个蛮R筑S值脉忙冲让,逝每青个签R旷S糊脉冲是督由搬8块抹个须CLK燥产生新的祝,演因此至少要有按5076疏×8=4毫0608严该个吗CLK裁，川所以要定缠义宇16蜜筛位计数乌器喂P1,SH少枝在计数器候为免0疮～前8缴择时为低电讽平变“剃0敲”陆,费8巡～这15糕逐为高电扰平匪“婶1薪”任,织在计数躲为啄1桨6柔～旅41600业疼时俩S喂H乓为低电斯平阀“惠0劈”骨,婚计数叙到巡41600堡酱时宴,驱计数器清零重摇新计数泄。顽然后定义陡一役个恭6纲位的计数器填P2嘱，在短P2勤小于等沫于坚3丈时，弟Φ钩1E洽为低电平，当亿计数器汪P2安大还于休3踩小于等搁于曾1呀9肌时，帝Φ诞1E敏为高电平，接葱着当计数器女P2愤大朴于崇1磁9从小于等庄于叨2锻7探时，升Φ责1E猛为低电平，计评数器大债于抄2涌7冷小舞于蜘3顿5嘉时，贷Φ珍1E蚕为高电平，在垃计数器租P2够等虏于俊3耀5腿时，计数器删P2恢跳转刚到乡2枯0窄，形成一个频珠率怖为查0.5M唉Hz异的占空比据1:1通的方波。这样鸽SH这和贪Φ绒1E紧的驱动脉冲就陪形成了，迹Φ纵2E臂只需对抹Φ企1E摊取反桃相例即可。璃在障ModelS宜imS黑E箱里仿真后出来袜的波形如图经4.殊6阻所示，具体代梯码见附录。絮其闭中撑f稍1飞和发f2忘分别航对应燃CC介D锦的顷Φ容1改E狱和丢Φ敬2阳E例。挤图动4.在6阶TCD15呈01吃D居驱动仿真时序缸图兄从图中可以看乳出温r躬s饰、封c屠p毁、蛇s设p召间的延时大琴于朝0钢，踩在险s茅h广为高芒电平短期间，戚f林1统、共f剃2绍保持不变，驱津动设计完全满桐足袜TCD150典1D辆时序要求。妄4.鲁3围VSP501败0滤配置接口模块避设计抛VSP501抛0园使用三线嚼式式(WR调T弟，单S负D望和互SCLK突)胳串行接口访问侧内部寄存器进犯而设置芯片的励工作方式。图派4.歌7浸为悄SPI全时序图，接口歼采喷用换1幕6俯位移位寄存器停，谣当委WR狮T提为低电平绸时，使能移位墙寄存器，此时符先传送吩前交2证位的片选地址缝码，随后仆为鸟4童位的地址辜和浙1胜0范位的配置数据畅。贤当崭WR沙T毙为高电平时，丘数据从移位寄趴存器传送到串椅口寄存器阵列外中。传输过程偿并无校验或地临址位回读来确盲保有效的寄存恰器被写入，如群果地址码为无延效，则对应的趋数据将被丢弃奴。痕图翼4.挺7把VSP50恭1累0马内部宇寄存器写入时工序图进VSP501座0临芯血片的程序设计马主要是内部寄换存器的写入和茂外部时钟控制想，这里先介绍泉寄存器的写入文问题垒。额VSP501松0匹内部寄存器的馅状态关系到芯垂片能否按要求叹正常工作。所跪以首先要对芯叮片内部寄存器计的输入，其各侄个状态的作用扫有详细的了解拴。内部寄存器爷说明秧如泽表甜4.随1保所示。塑表贪4.1VS润P5010广内部寄存器说踏明丈接下来要对芯药片的寄存器进抵行设置，根据讲设计具体要求适，这里需要设妹置其中的仍5衫个，分别歌为锐Config辆uratio挪n饰、死DPGAg降ainEV座E材N漫、签DPGAg秀