基带板原理图设计文档

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基带板原理图设计文档

1、系统框图

根据与41所沟通，系统框图如下，基带板与RF、主控板、时序板、中频RX和中频TX板的连接关系如下，为了实现LTE基带处理的各种功能和与其他各个处理板的数据交换和接口需要，进行了基带板原理图设计。

RF主控板时序板基带板中频Tx中频RxDual_portsSRAMFPGADSPDual_portsSRAMMcBSPMcBSPARM

2、功能要求：

基带板要完成的功能包括：

协议软件的处理、物理层软件的处理、系统定时和对RF的控制数据处理。

为了完成这些内容，系统包含arm、dsp和fpga三个主要器件，其中ARM完成协议软件处理、DSP负责处理物理层软件中的部分内容、FPGA完成系统定时和物理层算法的部分内容。3、系统框图

TRACEAPUART0CPLDI2C0USBJTAGbluetoothI2S0DRAMCONTROLLERCODECI2S1ARMS3C6410XGPIOSPISROMCONTROLLERGPIOFLASHS29AL032DDual_portsSRAMIDT70P28L41所应用板RapidIORapidIODDR2GPIOSPIRAMBOOTRAMEMIFAGPIOFPGAXC5VSX95TDSPTMS320C6455GPIOGPIOMcBSP0McBSP0GPIORapidIOMcBSP0PCIJTAGUART41所RF板PCISLOTCPLDDDR2MT47H64M16BTDDR2MT47H64M16BTDDR2MT47H64M16BTAIC23CODECI2CI2CDDR2MT47H64M16BTCLKUSB：用于应用；

JTAGGPIO：用于与FPGA和DSP之间产生硬件中断；JTAG：调试接口；

DSP:完成物理层流程及算法；

EMIFA：FLASH，与ARM、FPGA共用，用于boot代码的存储；

FPGA上的RAM，用于与FPGA数据交换；双端口RAM1，用于与ARM交换数据；

DDR2：DDRRAM；

I2C：与FPGA相连，用于交换控制信息；McBSP0：用于CODIC

McBSP1：与FPGA相连，用于交换数据信息；RapidIO：与FPGA相连，用于交换数据信息；GPIO：用于与FPGA和ARM之间产生硬件中断；

FPGA:完成系统定时、射频数据的接收及部分物理层算法；

PCI：用于与射频交换数据，需要确认。4、时钟设计

LET要求的采样时钟：122.88MHz

ARM工作时钟：

12MHz，可以通过外部的晶振提供或外部的时钟提供；27MHz，用于其中的某些模块，可以选择是否使能；32.768KHz，看门狗时钟；

DSP工作时钟：

CLKIN1：33.3~66.6MHz选50MHzCLKIN2：12.5~26.7MHz选25MHz

EMIFCLK：160或200MHz选200MHz

SRIOCLK：125或156.25或312.5MHz选择125MHz备156.25MHz

系统时钟为20MHz，通过TI的CDCE937产生DSP和ARM的输入时钟

OUTY1Y2Y3Y4Y5Y6Y7Y8Y9Freq20MHz25MHz125MHz50MHz200MHz12MHz48MHz122.88MHz122.88MHzToFPGADSPPLL1SRIODSPPLL2DSP_EMIFAARMLTEtoFPGA

考虑到板子单独使用和与41所接口使用的状况：单独使用安上述设置使用

与41所接口使用时，系统时钟由41所射频板提供，时钟为122.88MHz，经过CPLD分频后得到15.36MHz的时钟，再输出到CDCE946后产生相应的其他时钟，输入为：

OUTFreqY225MHzDSPPLL1Y3125MHzSRIOY450MHzDSPPLL2Y5200MHzDSP_EMIFAY612MHzARMY748MHz