自上而下设计思想

/电子技术的日新月异，不断地变更着人们的生活方式。而世界电子技术及设计方法的发展，正在给中国的电子设计工程师们以新的挑战和压力。不能否认，目前中国电子设计技术仍远远落后于发达国家水平，尤其是在电子技术的基础产业，即IC/ASIC方面。

当国人以国产计算机，电视，VCD，影碟机等产业蒸蒸而上，飞速发展而沾沾自喜的时候，却不能不看到，几乎全部的核心技术和几乎全部的内部关键集成电路，照旧印着国外半导体厂家的商标。

单从时间上看，国内技术可能只落后一、二十年，但是我们更应当看到：一方面，这一产业的发展是以非线性速度向前推动的，另一方面，当发达国家“全民皆兵”，整体发展水平平均较高时，国内仍局限在为数不多的几个国家重点投资企业或合资/独资企业里。

然而，我们有幸的看到，FPGA/EPLD的发展正逐步取代越来越多的ASIC市场。可重复运用，小批量，低投入，高性能，高密度，开发周期短等诸多优点，使国内更多的工程师们乐于接受。

由于不须要任何投片费用，也不须要建立任何生产线，因此，接受FPGA/EPLD所需的投资远远低于ASIC的投资。据估计，引进一套先进的FPGA

Top-Down设计工具所需费用还不到ASIC所需的特别之一，而大力推广先进的FPGA设计方法，既可以降低诸多产业投资成本，也可培育一大批国内的Top-Down的设计人才，从而提高国内Top-Down设计的整体水平，为将来国内ASIC产业的快速、健康发展打下坚实的基础。

FPGA/EPLD的自上而下（Top-Down）设计方法：

传统的设计手段是接受原理图输入的方式进行的，如图1所示。通过调用FPGA/EPLD厂商所供应的相应物理元件库，在电路原理图中绘制所设计的系统，然后通过网表转换产生某一特定FPGA/EPLD厂商布局布线器所需网表，通过布局布线，完成设计。原理图绘制完成后可接受门级仿真器进行功能验证。

图1:传统的设计手段和Top-Down设计工具的比较

然而，工程师的最初设计思想不是一起先就考虑接受某一FPGA/EPLD厂商的某一特定型号器件，而是从功能描述起先的。

设计工程师首先要考虑规划出能完成某一具体功能、满足自己产品系统设计要求的某一功能模块，利用某种方式（如HDL硬件描述语言）把功能描述出来，通过功能仿真（HDL仿真器）以验证设计思路的正确性。当所设计功能满足须要时，再考虑以何种方式（即逻辑综合过程）完成所须要的设计，并能干脆运用功能定义的描述。事实上这就是自顶而下设计方法。

和传统电原理图输入设计方法相比，Top-Down设计方法具体有以下优点：

１、完全符合设计人员的设计思路，从功能描述起先，到物理实现的完成。

２、功能设计可完全独立于物理实现

在接受传统的电原理输入方法时，FPGA/EPLD器件的接受受到器件库的制约。由于不同厂商FPGA/EPLD的结构完全不同，甚至同一厂商不同系列的产品也存在结构上的差别，因此，在设计一起先，工程师的设计思路就受到最终所接受器件的约束，大大限制了设计师的思路和器件选择的灵敏性。而接受Top-Down设计方法，功能输入接受国际标准的HDL输入方法，HDL可不含有任何器件的物理信息，因此工程师可以有更多的空间去集中精力进行功能描述，设计师可以在设计过程的最终阶段随意选择或更改物理器件。

３、设计可再利用

设计结果完全可以以一种学问产权（IP-Intellectual

Property）的方式作为设计师或设计单位的设计成果，应用于不同的产品设计中，做到成果的再利用。

４、易于设计的更改

设计工程师可在极短的时间内修改设计，对各种FPGA/EPLD结构进行设计结果规模（门消耗）和速度（时序）的比较，选择最优方案。

５、设计、处理大规模、困难电路

目前的FPGA/EPLD器件正向高集成度、深亚微米工艺发展。为设计系统的小型化，低功耗、高牢靠性等供应了集成的手段。设计低于一万门左右的电路，Top-Down设计方法具有很大的帮助，而设计更大规模的电路，Top-Down设计方法则是必不行少的手段。

６、设计周期缩短，生产率大大提高，产品上市时间提前，性能明显提高，产品竞争力加强。据统计，接受Top-Down设计方法的生产率可达到传统设计方法的2到4倍。

Top-Down设计流程如图2所示，其核心是接受HDL语言进行功能描述，由逻辑综合(Logic

Synthesis)把行为(功能)描述转换成某一特定FPGA/EPLD的工艺网表，送到厂商的布局布线器完成物理实现。在设计过程的每一个环节，仿真器的功能验证和门级仿真技术保证设计功能和时序的正确性。

FPGA/EPLD

Top-Down

设计工具的黄金组合

Mentor

Graphics公司供应一整套基于UNIX平台和Windows

95/NT

平台的FPGA/EPLD

Top-Down设计工具:Renoir/ModelSim

和Exemplar，如图2所示。两种平台的工具具有相同的用户界面，并保证数据库的完全统一。目前，在FPGA/EPLD

Top-Down设计方法全球市场上，Mentor已拥有42%的市场份额，远远领先于其他任何一个厂家。

接受Top-Down设计方法进行FPGA/EPLD设计，其设计结果的优劣和否取决于三个重要的因素:描述手段(即HDL语言)、设计方法（Style）和设计工具。描述手段是基础，设计方法须要工程阅历，而设计工具则是Top-Down设计的关键。一套完整、强大、性能卓越的设计工具，可帮助设计工工程师最大限度的发挥其设计实力。

1、

图形化输入工具-Renoir

设计工程师接受Top-Down方法进行FPGA/EPLD设计所面临到的第一个问题就是HDL语言的学习。语言的学习过程和应用实力干脆影响设计产品的完成及其性能。但是设计师进行产品设计的最初并不是考虑如何去写语言，而是习惯于画出设计的框图，并接受图形化方法（流程图、状态图、真值表等）把它描述出来。Renoir这一图形化输入工具，不仅可以帮助设计师完成产品的功能描述，更可以自动生成HDL语言，为逻辑综合供应必要的输入数据。

接受图形化输入方法主要优点体现在：

供应框图、流程图、状态图、真值表等图形输入方法，使设计工程师从纯文本的设计方法理解脱出来，设计手段更贴近于设计师的思维过程：

便于工程师之间进行设计的相互沟通以及对前人/他人设计结果的理解和再利用；

便于初学者学习HDL语言；

便于设计成果的存档，以便设计沟通和再利用。

Renoir作为新一代的图形化输入工具更具有以下诸多优点：

自动生成高效的HDL语言描述，生成结果可进行功能验证及逻辑综合；

完全支持VHDL和Verilog两种国际标准，并完全支持VHDL/Verilog的混合描述；

支持UNIX和Win95/NT两种平台，具有相同界面和数据库。Win95/NT平台接受标准的Windows界面，易学易用；

支持框图/流程图的动画（Animation）仿真、调试过程便于设计的调试；

即插即用（plug

and

play），和多种仿真器、综合器及软硬件协同验证工具有完善的接口，组成各种设计流程；

在线查错功能（On

line

checking），进行语法和可综合性检查；

语言到图形的转换，可以把VHDL、Verilog或混合HDL语言描述换成框图、流程图或状态图，并保持原设计的层次结构；

支持OLE（Object

Liking

and

Embedding）标准，可把Renoir中的任何图形设计形式连接或嵌入到任一支持OLE的应用程序中，如Word、Powerpoint等，以便用户建立设计文档；

支持在图形输入中加入注释、属性（pragma，

attribute）、并可自动加到所产生的HDL源码中；

支持IP调用，并可自动生成相应符号，以使IP嵌入到所设计的系统中；

完善的设计管理，支持设计项目管理、设计层次管理、设计小组管理及设计数据版本管理等；

通过需求和设计可跟踪（Requirement

&

Tracebility）管理，不仅保证设计正确，而且保证正确设计（Design

thing

Right

and

Design

Right

thing）。

2、逻辑综合工具-Exemplar

逻辑综合工具是通过映射和优化过程，把设计功能描述转换成和物理实现密切相关的工艺网表。在转换过程中，不仅须要确保每一功能映射正确，还需保证尽量接受较少的硬件开销，满足设计的时序要求。因此，逻辑综合工具是FPGA/EPLD

Top-Down设计过程的关键。

Exemplar的主要特点：

完全支持VHDL/Verilog两种国际标准；

针对不同结构的FPGA/EPLD器件，接受不同的综合优化算法，以保证结果的最优化；

支持不同类型器件的重映射，设计师可干脆从一种器件的工艺网表映射到另一种器件的工艺网表，无需重新设计；

支持各厂商器件网表的不同格式输入和输出。如：XNF，EDIF等：

支持布局、布线后设计的反标注，产生后仿真所需功能网表（HDL）及延时网表（SDF）；

持静态时序分析；

支持综合结果的图形输出，设计师可通过图形输出跟踪分析关键路径（Critical

Path）；

支持广泛的FPGA厂商及其最新芯片型号，包括接受深亚微米技术的器件。厂商包括：Actel、Altera、Atmel、Cypress、Lattice、Lucent、Motorola、Quicklogic、Xilinx等；

FPGA/EPLD设计到ASIC设计可实现无缝升级，保证设计数据的兼容性及可再利用性；

即插即用，可和各种前端/后端工具结合运用，设计数据无虚人为干预/修改；

持UNIX平台和Win95/NT平台，不同平台工具具有相同的用户界面、功能、并完全保证设计数据的兼容性。

3、功能仿真和时序验证-ModelSim

在FPGA/EPLD

Top-Down设计流程中，设计仿真包含在设计过程的每一环节中，以保证设计的正确性。

ModelSim不仅可以完成设计的功能验证（RTL级），也可实现逻辑综合后的门级仿真以及布局布线后的功能和时序验证。

ModelSim的主要特点：

完全支持VHDL和Verilog标准；

接受干脆编辑技术（Direct-Compiled），大大提高HDL编译和仿真速度；

唯一支持VHDL和Verilog混合描述的仿真工具；

支持