FPGA习题集及参考答案

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习题集及参考答案

一、填空题

1.一般把EDA技术的发展分为（）个阶段。2.FPGA/CPLD有如下设计步骤：①原理图/HDL文本输入、②适配、③功能仿真、④综合、

⑤编程下载、⑥硬件测试，正确的设计顺序是①（）⑤⑥。

3.在EDA工具中，能完成在目标系统器件上布局布线的软件称为（）。4.设计输入完成之后，应马上对文件进行（）。

5.基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。6.将硬件描述语言转化为硬件电路的过程称为（）。

7.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）

IP。

8.SOC系统又称为（）系统。SOPC系统又称为（）系统。9.将硬核和固核作为（）IP核，而软核作为（）IP核。10.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）。11.HDL综合器就是规律综合的过程，把可综合的VHDL/VerilogHDL转化成硬件电路时，

包含了三个过程，分别是（）、（）、（）。12.EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、（）、（）、

（）和（）。13.按仿真电路描述级别的不同，HDL仿真器分为（）仿真、（）仿真、（）

仿真和门级仿真。

14.系统仿真分为（）、（）和（）。

15.（）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计

满足一定的语法规范，但不能保证设计功能满足期望。

16.（）仿真是对综合后的网表进行的仿真，它验证设计模块的基本规律功能，但不

带有布局布线后产生的时序信息，是理想状况下的验证。

17.（）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工

作状况更加接近。

18.目前Xilinx公司生产的FPGA主要采用了（）配置存储器结构。19.描述测试信号的变化和测试工程的模块叫做（）。

20.现代电子系统设计领域中的EDA采用（）的设计方法。21.有限状态机可分为（）状态机和（）状态机两类。

22.VerilogHDL中的端口类型有三类：（）、（）、输入/输出端口。23.VerilogHDL常用两大数据类型：（）、（）。

24.FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→（）→

编程下载→硬件测试。

25.（）是描述数据在寄放器之间滚动和处理的过程。26.连续赋值常用于数据流行为建模，常以（）为关键词。27.VerilogHDL有两种过程赋值方式：（）和（）。

28.`timescale1ns/100ps中1ns代表（），100ps代表（）。

29.未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为

（）。

30.从互连结构上可将PLD分为确定型和统计型两类。确定型结构的代表是（），

统计型结构代表是（）。

31.CPLD是由（）的结构蜕变而来的。

32.FPGA的核心部分是（），由内部规律块矩阵和周边I/O接口模块组成。

33.把基于电可擦除存储单元的EEPROM或Flash技术的CPLD的在系统下载称为

（），这个过程就是把编程数据写入E2CMOS单元阵列的过程。

34.根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（）

为单位将配置数据载人可编程器件：而并行配置一般以（）为单位向可编程器件载入配置数据。

35.FPGA的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以

及（）模式。

36.可编程规律器件的配置方式分为（）和（）两类。37.VerilogHDL是在（）年正式推出的。

38.在verilogHDL的always块本身是（）语句。

39.VerilogHDL中的always语句中的语句是（）语句。

40.VerilogHDL提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，系

统函数前都有一个标志符（）加以确认。

41.VerilogHDL很好地支持了“自顶向下〞的设计理念，即，繁杂任务分解成的小模块完成

后，可以通过（）的方式，将系统组装起来。

42.VerilogHDL模块分为两种类型：一种是（）模块，即，描述某种电路系统结构，

功能，以综合或者提供仿真模型为设计目的；另一种是（）模块，即，为功能模块的测试提供信号源鼓舞、输出数据监测。

43.Verilog语言中，标识符可以是任意一组字母、数字、（）符号和下划线符号的组

合。

44.state，State，这两个标识符是（）同。

45.assignc=a>b?a：b中，若a=3,b=2,则c=（）;若a=2,b=3,则c=（）。46.在VerilogHDL的规律运算中，设A=4′b1010，则表达式~A的结果为（）47.在VerilogHDL的规律运算中，设a=2，b=0，则ainput[2：0]in;reg[7：0]out空（2）@(in)begin

空（3）(in)3′d0：out=8′b11111110;3′d1：out=8′b11111101；

3′d2：out=8′b11111011;3′d3：out=8′b11110111;3′d4：out=8′b11101111;3′d5：out=8′b11011111;3′d6：out=8′b10111111;3′d7：out=8′b01111111;endcase空（4）空（5）

2．下面程序4位计数器的VerilogHDL描述，试补充完整。空（1）count4(out,reset,clk)output[3：0]out;空（2）reset,clk;reg[3：0]out;

空（3）@(posedgeclk)空（4）if(reset)out=0;i=i-1)第10行out[i]=a[i]第11行end

第12行always@(codeoraorb)第13行begin

第14行case(code)第15行2’b00：my_hand(a,b,c);第16行2’b01：c=a|b;第17行2’b10：c=a-b;第18行2’b11：c=a+b;第19行end

第20行endmodule;

6．下面的中有5处错误，试找出错误并修改正确。第1行modulemux4_1(out,in0,in1,in2,in3,sel);第2行inputout;

第3行inputin0,in1,in2,in3;第4行inputsel;第5行regout;

第6行always@()第7行case(sel)

第8行2'b01：out=in0;第9行2'b01：out=in1;第10行2'b10：out=in2;第11行2'b11：out=in3;第12行default：out=2'bx;第13行endmodule

7．下面的中有5处错误，试找出错误并修改正确。第1行moduleencoder8_3(none_on,outcode,a,b,c,d,e,f,g,h);第2行outputnone_on;

第3行output[3：0]outcode;第4行inputa,b,c,d,e,f,g,h;第5行reg[3：0]outtemp;

第6行assign{none_on,outcode}=outtemp;

第7行always(aorborcordoreorforgorh)第8行if(h)outtemp=4'b0111;第9行elseif(g)outtemp=4'b0110;第10行elseif(f)outtemp=4'b0101;第11行elseif(e)outtemp=4'b0100;第12行elseif(d)outtemp=4'b0011;第13行elseif(c)outtemp=4'b0010;第14行elseif(b)outtemp=4'b0001;第15行elseif(a)outtemp=4'b0000;第16行elseifouttemp=4'b1000;第17行end第18行endmodule

8．下面的中有5处错误，试找出错误