EDA技术湖南文理学院智慧树知到答案章节测试2023年

第一章测试EDA的中文含义是（）

A:计算机辅助计算

B:电子设计自动化

C:计算机辅助教学

D:计算机辅助制造

答案:B在EDA中，IP的中文含义是（）。

A:没有特定意义

B:网络供应商

C:知识产权核

D:在系统编程

答案:CCPLD/FPGA最显著的特点不包括（）

A:高速度

B:高可靠性

C:高集成度

D:可移植性

答案:D下列硬件描述语言中成为IEEE标准的是（）

A:VHDL

B:ABEL

C:SystemC

D:SystemVerilog

答案:A下列硬件描述语言中最适合于描述门级电路的是（）

A:ABEL

B:VHDL

C:AHDL

D:VerilogHDL

答案:A第二章测试可编程逻辑器件的英文简称是（）。

A:PAL

B:FPGA

C:PLD

D:PLA

答案:C现场可编程门阵列的英文简称是（）。

A:PLA

B:FPGA

C:PLD

D:PAL

答案:BEPF10K30TC144-4具有多少个管脚（）。

A:84个

B:不确定

C:144个

D:15个

答案:CEPF10K30TC144-4器件的速度等级是（）。

A:4ns

B:30ns

C:10ns

D:144ns

答案:A大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（）。

A:FPGA全称为复杂可编程逻辑器件；

B:在Altera公司生产的器件中，MAX7000系列属FPGA结构。

C:基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D:FPGA是基于乘积项结构的可编程逻辑器件；

答案:C第三章测试VHDL常用的库是（）标准库．

A:STD

B:PACKAGE

C:WORK

D:IEEE

答案:D在下列标识符中，（）是VHDL合法标识符．

A:h_adde4_

B:4h_adde

C:h_adder_4

D:_h_adde

答案:CVHDL程序中的中间信号必须在__________中定义，变量必须在__________中定义．（）

A:进程进程

B:结构体结构体

C:结构体进程

D:实体进程

答案:C在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（）事先声明．

A:其属性要

B:必须

C:其类型要

D:不必

答案:D在VHDL的并行语句之前，可以用（）来传送往来信息．

A:变量和信号

B:变量

C:信号

D:常量

答案:C在VHDL中，条件信号赋值语句WHEN_ELSE属于（）语句．

A:顺序

B:并行

C:并行兼顺序

D:任意

答案:B在元件例化（COMPONENT）语句中，用（）符号实现名称映射，将例化元件端口声明语句中的信号名与PORTMAP（）中的信号名关联起来．

A:＝＞

B:：＝

C:＝

D:＜＝

答案:A一个项目的输入输出端口是定义在()。

A:任何位置

B:实体中

C:结构体中

D:进程体

答案:B描述项目具有逻辑功能的是()。

A:实体

B:配置

C:进程

D:结构体

答案:D关键字ARCHITECTURE定义的是()。

A:实体

B:结构体

C:配置

D:进程

答案:B第四章测试QuartusII是哪个公司的软件（）。

A:LATTICE

B:ALTERA

C:ATMEL

D:XILINX

答案:BQuartusII的设计文件不能直接保存在（）。

A:系统默认路径

B:用户自定义工程目录

C:项目文件夹

D:硬盘根目录

答案:D使用QuartusII工具软件建立仿真文件，应采用（）方式．

A:图形编辑

B:文本编辑

C:波形编辑

D:符号编辑

答案:C建立设计项目的菜单是（）．

A:“File”“New”

B:“Project”“NewProjectWizard”

C:“File”“NewProjectWizard”

答案:C在QuartusII集成环境下为图形文件产生一个元件符号的主要用途是（）．

A:被高层次电路设计调用

B:编译

C:综合

D:仿真

答案:A执行QuartusII的（）命令，可以对设计电路进行功能仿真或者时序仿真．

A:StartSimulation

B:TimingAnalyzer

C:CreateDefaultSymbol

D:Compiler

答案:AQuartusII的图形设计文件类型是（）．

A:.bdf

B:.v

C:.vhd

D:.scf

答案:AQuartusII是（）

A:EDA工具软件

B:高级语言

C:综合软件

D:硬件描述语言

答案:A使用QuartusII工具软件实现原理图设计输入，应采用（）方式．

A:模块/原理图文件

B:符号编辑

C:文本编辑

D:波形编辑

答案:A一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（）．

A:设计输入

B:设计结构

C:设计实体

D:设计输出

答案:C第五章测试补全以下VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder_3_to_8IS

PORT(a,b,c,g1,g2a,g2b:INSTD_LOGIC;

y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder_3_to_8;ARCHITECTURErtlOFdecoder_3_to_8IS

SIGNALindata:(

);BEGIN

indata<=c&b&a;PROCESS(indata,g1,g2a,g2b)……

ENDIF;ENDPROCESS;

A:std_logic_vector(3downto0)

B:std_logic_vector(4downto0)

C:std_logic_vector(2downto0)

D:std_logic_vector(1downto0)

答案:C补全以下VHDL程序.Libraryieee;Useieee.std_logic_1164.all;entityqk_11isport(a,b,c,d,en:instd_logic;

s:instd_logic_vector(1downto0);

op:outstd_logic);endqk_11;architecturear_1ofqk_11is

signalf:(

);beginf<=en&s;

withfselect

op<=awhen“100”,

bwhen“101”,

cwhen“110”,

dwhenothers;

endar_1;

A:std_logic_vector(2downto0)

B:std_logic_vector(4downto0)

C:std_logic_vector(1downto0)

D:std_logic_vector(3downto0)

答案:A补全以下D触发器VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdffIS

PORT(CLK:INSTD_LOGIC;

D:INSTD_LOGIC;

Q:OUTSTD_LOGIC);ENDdff;ARCHITECTUREbhvOFdffISBEGIN

PROCESS(_______)

BEGIN

IFCLK’EVENTANDCLK=‘1’THEN

Q<=D;

ENDIF;

ENDPROCESS;ENDbhv;

A:D

B:Q

C:CLK

D:dff

答案:C选出对于有下划线语句解释正确的释义（

）Libraryieee;Useieee.std_logic_1164.all;

定义元件库

entityqk_11isport(a,b,c,d,en:instd_logic;

s:instd_logic_vector(1downto0);

op:outstd_logic);endqk_11;architecturear_1ofqk_11is

signalf:std_logic_vector(2downto0);beginf<=en&s;

process(f)

begin

casefis

when”100”=>op<=a;

when”101”=>op<=b;

when”110”=>op<=c;

whenothers=>op<=d;endcase;endprocess;endar_1;

A:输入信号s是两位的输入总线

B:敏感信号f的变化将启动进程process;

C:将输入信号en和s连接赋值给f

D:其他情况，将输入信号d赋值给op;

答案:C补全以下二选一VHDL程序Entitymuxisport(d0,d1,sel:inbit;q:outbit);

endmux;architectureconnectof