EDA实验报告向量乘法器(五篇)

本文格式为Word版，下载可任意编辑——EDA实验报告向量乘法器(五篇)报告，汉语词语，公文的一种格式，是指对上级有所陈请或汇报时所作的口头或书面的陈述。怎样写报告才更能起到其作用呢？报告应当怎么制定呢？下面是我给大家带来的报告的范文模板，希望能够帮到你哟!

EDA试验报告向量乘法器篇二

试验一：

quartusii软件使用及组合电路设计仿真

试验目的：

学习quartusii软件的使用，把握软件工程的建立，vhdl源文件的设计和波形仿真等基本内容。

试验内容：

1.四选一多路选择器的设计基本功能及原理：

选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。四选一选择器有四个输入端a,b,c,d，两个信号选择端s(0)和s(1)及一个信号输出端y。当s输入不同的选择信号时，就可以使a,b,c,d中某一个相应的输入信号与输出y端接通。

规律符号如下：

程序设计：

软件编译：

在编辑器中输入并保存了以上四选一选择器的vhdl源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。仿真分析：

仿真结果如下图所示

分析：

由仿真图可以得到以下结论：

当s=0(00)时y=a;当s=1(01)时y=b；当s=2(10)时y=c；当s=3(11)时y=d。符合我们最开始设想的功能设计，这说明源程序正确。2.七段译码器程序设计基本功能及原理：

七段译码器是用来显示数字的，7段数码是纯组合电路，寻常的小规模专用ic，如74或4000系列的器件只能作十进制bcd码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最便利的方法就是利用vhdl译码程序在fpga或cpld中实现。本项试验很简单实现这一目的。输出信号的7位分别接到数码管的7个段，本试验中用的数码管为共阳极的，接有低电平的段发亮。数码管的图形如下

七段译码器的规律符号：

程序设计：

软件编译：

在编辑器中输入并保存了以上七段译码器的vhdl源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件

。仿真分析：

仿真结果如下图所示:

分析:由仿真的结果可以得到以下结论：

当a=0(0000)时led7=1000000此时数码管显示0；当a=1(0001)时led7=1111001此时数码管显示1；当a=2(0010)时led7=0100100此时数码管显示2；当a=3(0011)时led7=0110000此时数码管显示3；当a=4(0100)时led7=0011001此时数码管显示4；当a=5(0101)时led7=0010010此时数码管显示5；当a=6(0110)时led7=0000010此时数码管显示6；当a=7(0111)时led7=1111000此时数码管显示7；当a=8(1000)时led7=0000000此时数码管显示8；当a=9(1001)时led7=0010000此时数码管显示9；当a=10(1010)时led7=0001000此时数码管显示a；当a=11(1011)时led7=0000011此时数码管显示b；当a=12(1100)时led7=1000110此时数码管显示c；当a=13(1101)时led7=0100001此时数码管显示d；当a=14(1110)时led7=0000110此时数码管显示e；当a=15(1111)时led7=0001110此时数码管显示f；

这完全符合我们最开始的功能设计，所以可以说明源vhdl程序是正确的。

试验心得：

通过这次试验，我基本把握了quartusii软件的使用，也把握了软件工程的建立，vhdl源文件的设计和波形仿真等基本内容。在试验中，我发现eda这门课十分好玩儿，从一个器件的功能设计到程序设计，再到编译成功，最终得到仿真的结果，这其中的每一步都需要认真分析，一遍又一遍的编译，修改。当然，中间出现过错误，但我依旧不放弃，一点一点的修改，验证，最终终究出现了正确的仿真结果，虽然有一些毛刺，但是总的来说，不影响整体的结果。

试验二：计数器设计与显示

试验目的：

（1）熟悉利用quartusii中的原理图输入法设计组合电路，把握层次化的设计方法；

（2）学习计数器设计，多层次设计方法和总线数据输入方式的

仿真，并进行电路板下载演示验证。试验内容:

1.完成计数器设计

基本功能及原理：

本试验要设计一个含有异步清零和计数使能的4位二进制加减可控计数器，即有一个清零端和使能端，当清零端为1时异步清零，即所有输出值都为0，当使能端为0时，计数器中止工作，当使能端为1时，正常工作，由时钟控制。另外，还应当有一个控制端，当控制端为0时，进行减法运算，当控制端为1时，进行加法运算。输出端有输出值和进位端，当进行加法运算时，输出值递增，当减法运算时，输出值递减，同时进位端进行相应的变化。

4位二进制加减计数器的规律符号：

程序设计：

软件编译：

在编辑器中输入并保存了以上4位二进制加减计数器的vhdl源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。仿真分析：仿真结果如下:

分析：

由仿真图可以得到以下结论：

当enable端为0时，所有数值都为0，当enable端为1时，计数器正常工作；当reset端为1时，异步清零，所有输出数值为0，当reset端为0时，正常工作；当updown端为0时，进行减法运算，当updown为1时，进行加法运算；另外，当程序进行减法运算时，出现借位时，co为1，其余为0，当进行加法运算时，出现进位时，co为1，其余为0。图中所有的功能与我们设计的完全一样，所以说明源程序正确。2.50m分频器的设计

基本功能及原理：

50m分频器的作用主要是控制后面的数码管显示的快慢。即一个模为50m的计数器，由时钟控制，分频器所有的端口基本和上述4位二进制加减计数器的端口一样，原理也基本一致。分频器的进位端（co）用来控制加减计数器的时钟，将两个器件连接起来。50m分频器的规律符号如下：

程序设计：

软件编译：

在编辑器中输入并保存了以上50m分频器的vhdl源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。仿真分析：结果如下：

上图为仿真图的一部分，由于整个图太大，所以显示一部分即可，其余部分如图以上图规律一直递增，直到50m为止，然后再重复，如此循环。

上图是部分输出的显示，由于整个图太大，所以只显示部分，其余部分如图递增。

分析：

由仿真图可以看出，当reset为0，enable为1时（由于本试验中计数器的模值太大，为了尽可能多的观测出图形，可让reset一直为0，enable一直为1，即一直正常工作），输出值由0一直递增到50m，构成一个加法计数器，与我们设计的功能一致。3.七段译码器程序设计

基本功能及原理：

七段译码器是用来显示数字的，7段数码是纯组合电路，寻常的小规模专用ic，如74或4000系列的器件只能作十进制bcd码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最便利的方法就是利用vhdl译码程序在fpga或cpld中实现。本项试验很简单实现这一目的。输出信号的7位分别接到数码管的7个段，本试验中用的数码管为共阳极的，接有低电平的段发亮。

七段译码器的规律符号：

程序设计：

软件编译：

在编辑器中输入并保存了以上七段译码器的vhdl源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。仿真分析：

仿真结果如下图所示:

分析：具体分析与试验一中七段译码器的分析一致，在此不再赘述。计数器和译码器连接电路的顶层文件原理图：

原理图连接好之后就可以进行引脚的锁定，然后将整个程序下载到已经安装好的电路板上，即可进行仿真演示。

试验心得：

经过本次试验，我学到了好多。首先，我加强了对quartusii软件的把握；其次，我把握了电路图的顶层文件原理图的连接，学会了如何把自己设计的程序正确的转化为器件，然后正确的连接起来，形成一个整体的功能器件；最终，我学会了如何安装以及如何正确的把完整的程序下载到电路板上，并进行演示验证。

试验三：大作业设计

（循环彩灯控制器）

试验目的：

综合应用数字电路的各种设计方法，完成一个较为繁杂的电路设计。试验内容：

流水灯（循环彩灯）的设计设计任务：

设计一个循环彩灯控制器，该控制器可控制10个发光二极管循环点亮，间隔点亮或者闪烁等花型。要求至少三种以上花型，并用按键控制花型之间的转换，用数码管显示花型的序号。基本原理：

该控制器由两部分组成，一部分是一个50m的分频器，其主要用来控制花色变化的快慢；另一部分是一个彩灯控制器，该彩灯控制器可由两个开关控制花型的序号，10个输出分别控制10个发光二极管的亮暗，当输出为1时，该发光二极管亮，输出为0时，该二极管灭。将分频器的co端用来控制彩灯控制器的时钟，将两个器件连接起来。1.分频器的设计

50m分频器与试验二中的分频器一样，这里不再赘述。2.彩灯控制器的设计基本原理：

该彩灯控制器由时钟控制，reset异步清零，enable当做使能端，由两个开关do(0-1)来控制选择不同的花型，10个输出端lig(0-9)来控制10个led灯的亮灭。由于用了两个开关来控制花型，所以一共有4种花色。

彩灯控制器的规律符号：

程序设计：

3.七段译码器的设计

七段译码器是用来显示不同花型的序号的，其设计与试验一中的设计一样，这里不再赘述。循环彩灯控制器的原理图：

仿真波形如下：第一种花型：

其次种花型：

第三种花型：

第四种花型：

仿真分析：

将以上仿真波形图和源程序比较，我们可以看到，仿真出来的波形和我们设计的功能一致，这说明源vhdl程序是正确的。试验心得：

本次试验是在没有老师指导的状况下自己完成的，我在参考了网上的程序的状况下，最终成功的设计并正确的演示出了循环彩灯的不同花型。通过本次试验，我真正的体会到了dea这门课的乐趣，也发现它对我们的学习和生活带来很大的便利。

EDA试验报告向量乘法器篇三

eda课程试验报告

移位相加8位硬件乘法器电路计

ou1

移位相加硬件乘法器设计

一．试验目的

1、学习移位相加8位硬件乘法器电路设计；

2、学习应用eda技术进行项目设计的能力

二．试验原理

该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若

为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。

试验箱内部结构图

：

三．试验设备

1.安装quartusii软件的pc一台；

2.试验箱一个四．试验步骤

1.输入以下vhdl程序：

2.编译程序，并连接试验箱并下载3.在试验箱上按以下要求进行设置：

①选择模式1②clkk控制移位相加速度，接clock0=4hz③a[7..0]、b[7..0]输入数据显示于此4个数码管上

④dout[15..0]接数码管8/7/6/5，显示16位乘积：pio31—pio16⑤接键8（pio49）：高电平清0，低电平计算允许

⑥a[7..0]接键2/1，输入8位乘数pio7—pio0（模式1）⑦b[7..0]接键2/1，输入8位被乘数pio7—pio0（模式1）

五．试验结果

试验程序编译运行后rtl电路图

ou1）2

（模式

试验rtl电路

a[7..0]接键2/1，输入8位乘数：a2（十六进制）b[7..0]接键4/3，输入8位被乘数：33（十六进制）可得结果dout[15..0]：2046（十六进制）六：心得体会

通过电子设计的数字部分eda设计，我们把握了系统的数字电子设计的方法，也知道了试验调试适配的具体操作方法。

通过试验，进一步加深了对eda的了解，让我对它有了浓重的兴趣。但是在调试程序时，遇到了不少问题，编译下载程序时，总是有错误，在细心的检查下，终究找出了错误和警告，排除困难后，程序编译就通过了，心里终究舒了一口气。

ou3

EDA试验报告向量乘法器篇四

xx大学

university《eda技术》试验报告

学

院：电子与信息工程学院

专

业：电子信息科学与技术

姓

名：

xxx

班

级：

xxx

学

号：

xxxxxxxxx

指导老师：

xxx

这是模板，仅供参考，做试验报告的步骤都有，大家最好自己操练下，里面只有三个试验的例子

max+plus试验名称：设计作业（试验一）四选一多路选择器

一、试验目的：熟悉max+plus软件的操作及应用

二、试验步骤

1建立存储工程的文件夹，如下：

2.开启max+plusii软件

3.建立工程

4.新建文本文件并以vhd格式保存（）

5.敲入mux21代码使其生成四选一芯片

5.1点击max+pulsii/compiler进行编译

5.2点击file/editsymbol即可对生成的四选一芯片进行编辑

6.建立电路图文件并保存（注意保存的名字不能与文本名字一致）

然后在空白处点击右键再点击entersymbol,双击刚刚建立的芯片即可

接下来就构建原理图了

进行编译后，假如要下载到开发板上的话还要选择引脚

点击此处拖到芯片的引脚即可

7.建立波形图并保存

点击node/enternodesfrom...这样在波形图中就把电路图的输入输出引脚全部调进来了在里面选择各个输入引脚的的信号就行了

经过编译后再仿真(点击max+plus/simulator)就可得到输出的波形了max+plus设计作业（试验二）试验名称：全加器的制作

一、试验目的：熟练把握max+plus软件的操作

二、试验步骤

1.组成部件半加器源代码libraryieee;use;use;use;entityh_addrisport(a,b:instd_logic;co,so:outstd_logic);endh_addr;architectureaofh_addrisbeginso=axorb;co=aandb;enda;2全加器电路原理图如下图一所示：

图一时序仿真图形

max+plus设计作业（试验三）试验名称：矩阵键盘的制作

一、试验目的：熟悉max+plus软件的操作及应用

二、试验步骤文件的设计

libraryieee;use;use;entityscanselectisport(clk:instd_logic;

res:instd_logic;in1,in2,in3,in4,in5,in6:instd_logic_vector(3downto0);sel:outstd_logic_vector(2downto0);daout:outstd_logic_vector(3downto0));endscanselect;architecturebehaveofscanselectisbeginprocess(clk)variablecnt:std_logic_vector(2downto0);beginif(clk'eventandclk='1')then

ifres='0'then

cnt:=“000〞;

elseifcnt=“101〞thencnt:=“000〞;elsecnt:=cnt+1;endif;endif;ifcnt=“000〞thendaout(0)=in1(0);daout(1)=in1(1);daout(2)=in1(2);daout(3)=in1(3);elsifcnt=“001〞thendaout(0)=in2(0);daout(1)=in2(1);daout(2)=in2(2);daout(3)=in2(3);elsifcnt=“010〞thendaout(0)=in3(0);daout(1)=in3(1);daout(2)=in3(2);daout(3)=in3(3);elsifcnt=“011〞thendaout(0)=in4(0);daout(1)=in4(1);daout(2)=in4(2);daout(3)=in4(3);elsifcnt=“100〞thendaout(0)=in5(0);daout(1)=in5(1);daout(2)=in5(2);daout(3)=in5(3);elsifcnt=“101〞thendaout(0)=in6(0);daout(1)=in6(1);daout(2)=in6(2);daout(3)=in6(3);endif;endif;sel=cnt;endprocess;endbehave;

2.生成的图形

2.电路图层的设计

EDA试验报告向量乘法器篇五

eda试验报告

张佳兴2220231738电气工程及其自动化1班

一、verilog语言反应硬件特性举例

cc(clk,en,cout)、input、output，这三个语句用verilog语言定义了一个规律器件，module后边括号内为端口名称，每个端口都对应硬件的一个引脚，引脚的输入输出性质都由input、output所定义，c语言中对变量的定义，都是int等反应数据大小的数据类型，不能反映硬件特性。

寄放器类型，表示一个具有保持作用的数据储存单元，它只能在always语句和initial语句中被赋值，并且它的值从一个赋值到另一个赋值被保存下来。这种类型就和实际芯片中的寄放器作用一样，可以将其中数据状态保存一定时间，c语言中没有这一类型。

语句当其检测到适当状态时，执行其中内容。always@（posedgeclk）语句就说明，检测到高电平执行，和实际芯片引脚状态变化引起内部变化原理一致，c语言中没有过程赋值这种语句，c中也没有对高低电平、上升下降沿的判断条件