毕业设计基于EDA的数字频率计的设计

XX院学生毕业设计（论文）报告系专

别：业：

电子与电气学院电子技术班

号：xx学生姓名：XX学生学号：XXXXXXX的字频率计的设计指导教师：xx设计地点：XXXXXXXXXXX起迄日期：xxxx

毕业（论文）任务书专XX

班xx

姓一、课落款称：

基于EDA的频率计的设计二、主要技术指标：1够测量正弦波、三角波、锯波、矩形波等周期性信号的频率；2直接用进制数字显示测得的频率；3测量范围1HZ~10KHZ切量程能自动切换；输入信号幅度范围，求一路自动适应；5量时刻；6用编程逻辑器件实现三、工作内容和要求：

数字频率计是数字电路中的一个型应!实的硬件设用到的器件较连较复杂而且会产生较大的成测量误差靠得住性.随着可程逻辑器件CPLD）普遍应用!DA为开发平!利用硬描述语!采顶向下和基于库的设!计者不但能够没必要了解硬件构设!且将使系统大大简!提高整体的性能和靠得住#本文用HDL在器实现一种数字频率计测频系!能够用十进制数码管显示被测信的频它能测量!能够测量其他多种物理!具有体积&住性功耗低的特点四、主要参考文献］潘

VHDL实用教程成都电子科技大学出社，2000［2］

卢毅，赖杰

VHDL与电计京科出2001［3］徐志军［］赵

大规模可编程逻辑器件及其应用成都子科大出版可编程逻辑器件原理、开发与应用西安电子科技大学出版社，武华、陈宏

基于EDA技数字频率计芯片化实现电子科技大学出版社熊娥英育技术中,

基于VHDL数字频率计设计南大现教

学

生（签名）2009年6月26日指导教（签名）教研室主任（签名）系主任签名）毕设（文开报

年月26日年月27日年月28日设（文题一、选题的背景和意义：

基于EDA的数字频率计的设计频率计是电子技术中常用到的一种电子测量仪器们往用的频率计大都是采用单元电路或单片机技术设计的，采用传统的手工设计发展而来的自底向上的设计方法。本设计采用自顶下的设计方.整个设计是从系统顶层开始的，结合模拟手段，可以从一’开始就掌握所实现系统的性能状况，结合应用领域的具体要求，在此时就调整设计方案，进行性能优化或折衷取舍随着设计层次向下进行，系统性能参数将得到进一步的细化与确认，随时可以根据需要加以调整，，从而保证了设计结果的正确性，缩短了设计周期，设计规模越大，这种设计方法的优势明采用V编设实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一FPGA片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率具有高速、精确、可靠、抗干扰性强和现场可编程等优点。另外，在学校学习课程中有学过通过单片机语言来实现频率计功能，所以用另一DA的方法来设计很有学习拓展意义。二、课题研究的主要内容：利用一种基EDA的频率计的设方法。此方法采用现代自顶向下的VHDL设技术和原理描述方.分别用VHDL语言完成计数模块、译码模块、分频模块、控制模块、量程自动切换模块的程序设计，再根据频率计数计的功能要求，实现要求完成个系统电路的原理图方法实现用DA技设计频率计大大的简了电路拍构的复杂性，又能提高电路的称定性，可通过修改程序来达到改变量程的目的。三、主要研究（设计）方法论述：EDA(ElectronicDesignAutomation)即电子设计自动化。现EDA技术的基本特征是采用高级语言描述，具有系统级仿真和综合能力。以HDL（Very-High-SpeedIntegratedCircuitHardwareDesciption）言为代表的硬件描述语言具有强大的行为描述能力和多层次的仿真模拟，程序结构规范，设计效率高。VHDL字支自顶向(Topto的计特点，在顶层进行系统的结构设计，在方框图一级用VHDL对路的行为进行描述，并仿真和纠错，然后在系统一级进行验证，最后用逻辑综合优化工具生成具体的门级逻辑电路网表，下载到具体CPLD件中去。VHDL语言进行数字逻辑电路和数系统设计，是电子电路设计方法上的一次革命性的变革，与传统设计方法相比VHDL具有多有点：设计层次较高、用于复杂的计算时，能尽早发现存在的问题，缩短设计周期；独立实现，修改方便，系统硬件描述能力强；可读性好，有利于交流适合于文档保存VHDL语言标准规范、移植性强VHDL型众多而且支持用户自定义类型，支持自顶而下的设计方法和多种电路的设计。

四、设计（论文）进度安排：时间（迄止日期）

工

作

内

容五、指导教师意见：指导教师签名：

年月日六、系部意见：系主任签名：

年7月4日

目录【摘要】【关键词】引言…………………………第一章频率的设计原理频率计测量频率的设计原………频率计测量周期的原………………第二章频率测量频率的层次设计方案4位十进制计数器模块………………控制模块设计……………分频模块的设计…………译码模块…………………量程自动切换模块………………………第三章频率测量频率的顶层计和仿真…………………33第四章频率计测量周期的层次化设计方案4.1计数模块……………4.2译码模块……………4.3.分频模块……………4.4控制模块……………4.5量程自动切换模块…………………第五章频计测量周期顶层电路原理图设计……………第六章下载试编译………………………管脚配置…………………编程下载和测试…………第七章结束……………第八章答谢……………参考文献基于的字频率计的设计

摘：字频率计是直接用十进制数字来显示被测信号频率的一种测量装置不仅能够测量正弦波、方波、三角波冲号和其他具有周期特性的信号的频率而且还能够测量它们的周期通改装能测脉冲宽度，做成数字式脉宽测量仪；能够测量电容做成数字式电容测量仪在路中增加传感器，还能够做成数字脉搏仪、计价器等。因此数字频率计在测量物理量方面应用普遍计用在器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的频率够测量正弦波方波和三角波等信号的频率且还能对其他多种物理量进行测量。具有体积小住性高功低的特点数频率计是运算机、通信设备、音频视频等科研生产领域不可缺少的测量仪器。采用VDHL编设计实现的数字频率计除被测信号的整形部份输入部份和数码显示部份之外余全数在一片FPGA芯上实现，整个系统超级精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上系统进行各类改良还能够进一步提高系统的性能数频率计具有高速、精准、靠得住、抗干扰性强和现场可编程等长处。关词芯语数字频率计数字频率计原理图软件、EDA技DigitalonEDADigitalcymometeristodirectlyshowtobeakinddiagraphofsignalfrequencytoequipwiththedecimalsystemnotonlycanmeasuresinewave,squarewave,trianglewave,sharppulsesignalandotherhaveaperiodofthefrequencyofthesignalofcharacteristic,andcanalsomeasuretheirbeenrefitted,canmeasurepulsewidth,thebreadthtomeasureaninstrument;Canmeasureelectrictomakeintoanumbertypeelectriccapacitymeasureaninstrument;Increasespreadafeelingmachineintheelectriccircuit,canalsomakeintoanumberpulseinstrument,accountapricemachineetc..ThereforethedigitalcymometeraccountsinthediagraphmeasureaspectapplieddesignisusedVHDLsparepartisatCPLDupcarryoutdigitalcymometertoaccounttomeasurerepeatedlysystem,canshowbemeasuredthefrequencyofsignalwiththedecimalsystemfigures,canmeasurefrequencyofsinewave,squarewavetrianglewaveetc.signal,andanabilitytoit'shevariousphysicalquantitycarryonthephysicalvolumesmallanddependablesexGaoandachievementtoconsumealowcymometerthediagraphinstrumentofresearchproductionrealmindispensabilities,suchascalculator,communicationequipmentsandaudiofrequencyvideofrequency...etc..ThedigitalcymometerthatadoptsVDHLtoweaveadistancetodesignrealizationaccounts,inadditiontoismeasuredtheorthopedicsofpart,thekeyimportationpartandfiguresshowpart,restallinoneFPGArealizationofchip,thewholesystemsimplifiesverymuch,andhasvividspottochangethefoundationthatdoesn'tchangehardwareelectriccircuit,carriesvariousfunctionthattheimprovementcanalsoraisesystemfurthertothenumber'sfrequencyaccountstohavehighspeed,precision,credibility,theanti-interferenceisstrongandthespotprogrammableetc.advantage.words：FPGAVHDLlanguagedigitalcymometer,thecymometeraccountprinciplediagramsoftwareEDAtechnique0．引言

所谓频率，就是周期性信号在单位时里转变的次数本频率计设计测量频率的大体原理是一被测信号与准信号一路通过一个闸门后用计数器计数信号脉冲的个数，把标准时刻内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED码显示管显示出来。按照数字频率计的大体原理，本文设计方案的大体思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块制模块计数模块译码模块和量程自动切换模块等几个单元，而且别离用VHDL对进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。本频率计设计还能够测量周期性信号大原理与测量频率的大体原理大体一样一让被测信号与标准信号一路通过一个闸门后计数器计数信号脉冲的个数被信号一个周期内标准基准信号的脉冲计数的结果锁存器锁存起来最后用显示译码器把锁存的结果用LED数显示管显示出来，显示管的读数就是被测信号以标准信号的周期为单位乘积的周期。技术性能指标：）能够测量正弦波、三角波、锯齿波、矩形波等周期性信号的频率；）能直接用十进制数字显示测得的频率；）频率测量范围：1HZ~10KHZ切程能自动切换；）输入信号幅度范围5V，要一路自动适应；）测量时刻：T〈=；）用CPLD/FPGA可程逻辑器件实现；第一章频率计的设计原理频率计测量频率的设计原理（1频率计测量频率的原理频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲设计计数器对整形后的脉冲在单位时刻内重复转变的次数进行计数计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的门闸信号、计数器的清零信号和锁存器的锁存信号使电路正常工作一个量程自动转换电路使测量范围更广。（2频率计测量频率的原理图频率计测量频率的原理图如下：

被测信号脉冲形成模块

分频模块

量程自动切换模块使能计数模块

译码显示模块基准信号控制模块图频率计测量周期的原理

清零

锁存信号（1频率计测量周期的原理频率计测量周期需要设计整形电路使被测周期性信号整形成脉冲设计计数器对基准信号在被测信号一个周期内重复转变的次数进行计数计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来计控制电路产生允许计数的使能信号数的清零信号和锁存器锁存信号使电路正常工作设计一个量程自动转换电路使测量范围更广。（2频率计测量周期的原理图频率计测量周期的原理图如下：

基准信号被测信号

分频模块脉冲形成模块清零使能

计数模块控制模块图

量程切换模块译码模块锁存第二章频率计测量频率的层次设计方案十进制计数器模块十进制计数器模块包括级联十进制计数器来施加到时钟脉冲输入端的待测信号产生的脉冲进行计数制计数器具有集束使能控制和进位扩展输出的功能。使能信号和清零信号由闸门控制模块的控制信号发生器所产生来对4个联十进制计数器周期性的计数进行控制。(1)十进制计数器元件的设计十进制计数器的程序如下：libraryieee;jishu10port(clk,rst,en:instd_logic_vector(3downtocout:outstd_logic);jishu10;architectureofjishu10isbegin

variabledownto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifthencqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifthencout<='1';cout<='0';if;cq<=cqi;behav;在源程序中计数器进位输出是数器的状态输出CLK是终输入端是位控制输入端当时EN是能控制输入端当时，计数器计数，当时，计数器维持态不变。编译成功后进行仿真，其仿真波形如下：

图在项目编译仿真成功后设的十进制计数器电路设置成可挪用的元件于以下的顶层设计。图）4位十进制计数器的顶层设新建一个原理图编辑窗当的工程目录中凋出十进制计数器元件按图所示的4位进制计数器顶层原理图完成电路连接。

图完成位十进制计数器的原理图编辑以后可行仿真测试和波形分析仿输出波形如图所示，当、是计数值在0到9999之间循环转变计数进位输出信号，作为后面的量程自动切换模块的输入脉冲。图因此仿真结果正确无误将上设计的4十进制计数器设置成可挪用的元件备

高层设计中利用，其元件符号图如下图所示。图控制模块设计1）闸门信号的设计频率计电路工作时先要产生一个计数允许信号（即闸门信号门信号的宽度为单位时刻，如1S在闸门信号有效时刻内，对被测信号计数，即为信号的频率。该频率计电路的精度取决于闸门信号T。本设计当选取的基准信号频率为，为了取得1s高平的周期性闸门信号，本设计采用对频率为基准信号先进行分频，再进行3个分频，后进行频，再用非门对分频出的信号进行取非变换，如此取得的门闸信号高电平为钟。（1进制计数器的程如下：libraryieee;jishu75port(clk,rst,en:instd_logic_vector(7downtocout:outstd_logic);jishu75;architectureofjishu75isbeginvariabledownto0);

beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifcqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifcout<='1';cout<='0';if;cq<=cqi;behav;编译成功后生成元件图如下：图（2）11进计数器的程序如下：libraryieee;

jishu11port(clk,rst,en:instd_logic_vector(3downtocout:outstd_logic);jishu11;architectureofjishu11isbeginvariabledownto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifcqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifcout<='1';cout<='0';if;cq<=cqi;behav;

编译成功后生成元件图如下：图2触发器的设计其程序如下：libraryieee;reg_2isstd_logic;q:outstd_logic);architectureofbeginprocess(clk)beginifclk='1'if;

behav;编译成功后生成如下元件图：图10将生成的75进计数器11进计数器、10进计器和非门按下图连接来取得1S高电平门闸信号。图11

将其电路图进行仿真，其仿真波形如下：图12对照其仿真波形，其输出门闸信号高电平为，符合设计，将其电路生成如下元件图，以便顶层挪用。图13）.制信号发生器模块该模块主要按照输入高电平的1S闸信号，产生计数许信号EN该信号的高电平的持续时刻即计数允许时刻，与输入的门闸控制时钟脉冲周期相同；产生清零信号，在计数使能前对计数器先清零；产生存储信号LOAD，计数结束后，利用上升沿最新的频率测量值保留在显示寄放器中。为了产生清零信号使信EN和储信号LOAD不失一般性制信号发生器用74161组4分计数器，用一个与非门，一个或非门和一个异或门实现3种码状态，与闸门模块按下图连接。

图14编译成功后进行仿真，其仿真波形如下：图15该功能正确无误后生成的元件符号图如下图所示。

图16分频模块的设计当被测频率超出量程时设计分模块对被测频率进行分频衰减单位上升从而扩大测量频率的范围。四选一数据选择器四选一数据选择器的程序如下：libraryieee;si_xuan_1isstd_logic;y:outsi_xuan_1;architectureofisx:std_logic_vector(1downtobeginbeginx

when"00"=>when"01"=>when"10"=>when"11"=>others=>null;behav;编译成功后进行仿真，其仿真波形如下图：图17其仿真波形真确无误后生成元件符号图如下图所示。

图18分频电路的设计将生成的四选一数据选择74139译器D触器个十进制计数器按下图连接。图19编译成功后进行仿真，起仿真波形如下图：

图20如图所示电路图实现了将被测信号进行分频功能过四选一数据选择器的控制按不同的BA二制数值时输被测信号的1频、分频、100分频分，通过二四译码器按不同的BA二制数值时输出四个档p0p一别离代表、、1000hz为单位，其功能正确无误后生成可挪用的元件图如下：图21译码模块译码模块是对计数出的数进行译码显示出来部由寄放器态扫描电路和译码驱动电路组成。）.放器设计寄放器是在计数结束后用发器的上升沿把最新的频率测量值保留起来此在计数进程中可没必要一直看着数码管显示器示器将最终的频率读数按期进行更新输出将作为动态扫描电路的输入。位放器的源序如下。

libraryieee;reg_4isport(load:indin:instd_logic_vector(30);std_logic_vector(3downtoarchitectureofbeginbeginifloadandload='1'thenif;behav;在源程序中LOAD是锁存信号，上升沿触发din[3..0]是寄放器输dout[3..0]是寄放器输出。编译仿真后生成元件图如下图，以便顶层模块的挪用。图22）.态扫描电路

本设计采用扫描方式来实现LED数管动态显示，控制好数码管之的延迟时刻相当重要。按照人眼视觉暂留原理数管每秒导通次上，人就无法LED数码管短暂的不亮为一直点亮其实LED数码管是以必然频率在闪动的导通频率）也不是越小越好，因为LED数管达到必然亮度需要一按时刻。若是延时控制的不好则会出现闪动，或亮度不够，按照经验，延时能够达到满意的效果。另外，显示的字符有转变时，可在延时抵达后送一个地电平（共阴极数码管LED码管先短暂熄灭，再显示一个字符，可使在视觉上字符的转变更清楚。动态扫描显示的源序如下。libraryieee;xu_dynamicstd_logic;din1:in0);din2:in4);din3:instd_logic_vector(118);din4:instd_logic_vector(1512);shift:outstd_logic_vector(1downto0);bus4:outstd_logic_vector(30));xu_dynamic;architectureoneofxu_dynamicisscan_clk:std_logic_vector(10);beginvariablescan:std_logic_vector(17downtobeginifscan:="000000000000000000";scan_clk<="00";

elsifclk'eventandscan:=scan+1;if;downto0);processp1;p2:process(scan_clk,din1,din2,din3,din4)beginscan_clkiswhen"00"=>bus4<=din1;shift<="11";when"01"=>bus4<=din2;shift<="10";when"10"=>bus4<=din3;shift<="01";when"11"=>bus4<=din4;shift<="00";processp2;one;程序中CLK是描时钟；为位信号，当时位信号复位shitf为4个数码管的位选信号，高电平有效一二二din3、为入的锁存信号，为选中的信号输出编译成功后生成元件图如下图：

图23）.段数码管驱动电路的VHDL设计libraryieee;std_logic_vector(3downto0);led7s:outdecl7s;architectureoneofdecl7sbeginbeginwhen"0000"=>when"0001"=>when"0010"=>when"0011"=>when"0100"=>when"0101"=>

when"0110"=>when"0111"=>when"1000"=>when"1001"=>others=>null;one;程序中是0~9的BCD码入为态描后的驱动显示管电生成元件涂如下：图24）译码电路的设计将寄放器、动态扫描电路和驱动电路按下图连接。

图25编译通事后，对该电路进行仿真，其波形如下图：图26如图所示其路实现了动态驱显示功能波形正确无误将其电路生成如下可挪用元件图：

图27量程自动切换模块当计数器计数达到时再来脉冲就超出量程，为了使计数器计数正确，需要用量程自动切换对计数显示进行量程切换，增加量程自动切换模块也加大了对频率测量的范围。）.法器设计用加法器对计数器溢出脉冲进行计数法器的后两位二进制数值对被测信号进行相应的分频来实现量程切换。其加法器程序如下：libraryieee;yichu_jiajishuisport(clk,rst:ina,b:outstd_logic);yichu_jiajishu;architectureofisx:std_logic_vector(6downtobeginprocess(clk,rst)beginifrst='1'thenx<=(others=>'0');elsifclk'eventand

ifx<4thenif;if;behav;编译成功后，生成如下元件：图28将生成的加法器和触发器按如下电路连接。图29编译成功后，对其电路进行仿真，波形图如下：

图30其波形图正确无误后生成元件图如下：图31第三章频率计测量频率的顶层计和仿真频率计主体电路顶层原理图设计在成功完成底层单元电路模块设计仿真后按照第3章测频原理图上面的各个模块依照下图连接起来。

图32对上面的测频总电路图进行仿真其波形图如下图。

图33如图所示，其仿真波形正确无误。第四章频率计测量周期的层次设计方案.计数模块其模块与实现测量频率时的功能一样，该模块挪用测频率时的计数模块。.译码模块其模块与实现测量频率时的功能一样，该模块挪用测频率时的译码模块。.分频模块分频模块是将基准信号进行衰减来进行对被测频率的单位切换。）12制计数器的设计其程序如下：libraryieee;

jishu12port(clk,rst,en:instd_logic_vector(3downtocout:outstd_logic);jishu12;architectureofjishu12isbeginvariabledownto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifcqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifcout<='1';cout<='0';if;cq<=cqi;behav;

编译成功后生成元件图如下：图34本设计中测周期时选取的基准信号频率为，了取得不同周期的信号与被测信号进行比较来测量被测信号的周期，用八选一数据选择器7译码器和编程好生成的元件如下图进行连接。图35编译成功后进行仿真，其波形仿真如下：

图36其波形正确无误，将其电路生成能挪用的元件图如下：图.控制模块该模块主要按照输入被测信号，产生计数允许计数信号EN该信号的高电平的持续时刻即计数允许时刻，与输入的被测信号周期相同；产生清零信号，在计数使能前对计数器先清零；产生存储信号，在计数结束后，利用上升沿把最新的频率测量值保留在显示寄放器中。不失一般性控制信号发生器用组成4频计数器用个与非门一个或非门和一个异或门实现3种码状态，为了产生清零信号RST，使能信和储信号。其原理图如下图所示。

图38对其原理电路进行仿真，其波形如下：图39其波形正确无误，生成可挪用元件图如下：图

.量程切换模块该模块是对被测频率的周期单位进行切换，使频率计测量周期的范围加大。加法器设计其程序如下：libraryieee;zhou_jiafaisport(clk,rst:inarchitectureofzhou_jiafaisx:std_logic_vector(8downtobeginprocess(clk,rst)beginifrst='1'thenx<=(others=>'0');e