精选数字逻辑电路与系统设计习题答案

精选数字逻辑电路与系统设计习题答案〔2〕特性方程为：〔3〕状态转换图为：图题解5.9〔3〕〔4〕该电路是一个下降边沿有效的主从JK触发器。5.11在图P5.11〔a〕中，FF1和FF2均为负边沿型触发器，试根据P5.11〔b〕所示CLK和X信号波形，画出Q1、Q2的波形〔设FF1、FF2的初始状态均为0〕。图P5.11题5.11解：图题解5.115.13试画出图P5.13所示电路在连续三个CLK信号作用下Q1及Q2端的输出波形〔设各触发器的初始状态均为0〕。图P5.13题5.13解：图题解5.135.15试用边沿D触发器构成边沿T触发器。题5.15解：D触发器的特性方程为：T触发器的特性方程为：所以，5.17请分析图P5.17所示的电路，要求：〔1〕写出各触发器的驱动方程和输出方程；〔2〕写出各触发器的状态方程；〔3〕列出状态表；〔4〕画出状态转换图。图P5.17题5.17解：〔1〕驱动方程为：；；输出方程为：〔2〕各触发器的状态方程分别为：；〔3〕状态表为：XQ1nQ0nQ1n+1Q0n+1Z000000001000010000011000100010101100110101111101〔4〕状态转换图为：图题解5.17〔4〕5.19请分析图P5.19所示的电路，要求：〔1〕写出各触发器的驱动方程；〔2〕写出各触发器的状态方程；〔3〕列出状态表；〔4〕画出状态转换图(要求画成Q3Q2Q1→)。图P5.19题5.19解：〔1〕驱动方程为：；；；〔2〕各触发器的状态方程分别为：；；；〔3〕状态表为：Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1000001001010010011011100100101101000110111111000〔4〕状态转换图为：图题解5.19〔4〕5.21以下图是某时序电路的状态图，该电路是由两个D触发器FF1和FF0组成的，试求出这两个触发器的输入信号D1和D0的表达式。图中A为输入变量。图P5.21题5.21解：图题解5.21所以，这两个触发器的输入信号D1和D0的表达式分别为：5.23试用JK触发器和少量门设计一个模6可逆同步计数器。计数器受X输入信号控制，当X=0时，计数器做加法计数；当X=1时，计数器做减法计数。题5.23解：由题意可得如下的状态图和状态表：别离、、的卡诺图，得所以，电路能自启动。〔图略〕注：答案不唯一第6章题解：6.1试用4个带异步清零和置数输入端的负边沿触发型JK触发器和门电路设计一个异步余3BCD码计数器。题6.1解：余3BCD码计数器计数规那么为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。6.3试用D触发器和门电路设计一个同步4位格雷码计数器。题6.3解：根据格雷码计数规那么，计数器的状态方程和驱动方程为:按方程画出电路图即可，图略。试用4位同步二进制计数器74163实现十二进制计数器。74163功能表如表6.4所示。题6.5解：可采取同步清零法实现。电路如图题解6.5所示。6.7试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD码十进制计数器，M=1时电路为5421BCD码十进制计数器，5421BCD码计数器状态图如以下图P6.7所示。74163功能表如表6.4所示。题6.7解：实现8421BCD码计数器，可采取同步清零法；5421BCD码计数器可采取置数法实现，分析5421BCD码计数规那么可知，当时需置数，应置入的数为：。参加控制信号M，即可完成电路设计。电路如图题解6.7所示。试用同步十进制计数器74160和必要的门电路设计一个365进制计数器。要求各位之间为十进制关系。74160功能表如表6.6所示。题6.9解：用3片74160构成3位十进制计数器，通过反应置数法，完成365进制计数器设计。电路如图题解6.9所示。6.11图P6.11所示电路是用二—十进制优先编码器74147和同步十进制计数器74160组成的可控制分频器。CLK端输入脉冲的频率为10KHz，试说明当输入控制信号A，B，C，D，E，F，G，H，I分别为低电平时，Y端输出的脉冲频率各为多少。优先编码器74147功能表如表4.4所示，74160功能表如表6.6所示。题6.11解:当时，74160构成模9计数器，端输出频率为KHz；当时，74160构成模8计数器，端输出频率为KHz；当时，74160构成模7计数器，端输出频率为KHz；当时，74160构成模6计数器，端输出频率为KHz；当时，74160构成模5计数器，端输出频率为KHz；当时，74160构成模4计数器，端输出频率为KHz；当时，74160构成模3计数器，端输出频率为KHz；当时，74160构成模2计数器，端输出频率为KHz；当时，74160循环置9，端输出频率为0Hz；6.13试用D触发器、与非门和一个2线—4线译码器设计一个4位多功能移位存放器，移位存放器的功能表如图P6.13所示。题6.13解:以i单元示意(左侧为i-1单元，右侧为i+1单元)，示意图如图题解6.13所示。6.15参照串行累加器示意图〔见图6.40〕，试用4片移位存放器79194、一个全加器和一个D触发器设计一个8位累加器，说明累加器的工作过程，画出逻辑图。移位存放器79194功能表如表6.10所示。题6.15解:8位串行累加器电路如图题解6.15所示。累加器的工作过程为：首先通过清零信号使累加器清零，然后使，电路进入置数状态，这时可将第一组数送到并行数据输入端，在CLK脉冲作用下，将数据存入右侧输入存放器中。其后，使电路改变成右移状态〔〕，在连续8个CLK脉冲作用后，输入存放器中的数据将传递到左侧输出存放器中。接着可并行输入第2组数据，连续8个CLK移位脉冲作用后，输出存放器的数据将是前两组数据之和。以此往复，实现累加功能。6.17试用移位存放器79194和少量门设计一个能产生序列信号为00001101的移存型序列信号发生器。移位存放器79194功能表如表6.10所示。题6.17解:〔1〕电路按以下状态变换()：0000→0001→0011→0110→1101→1010→0100→1000→0000〔2〕使74194工作在左移状态(SA＝1，SB＝0)假设考虑自启动，〔结果不唯一〕，电路图如图题解6.17所示。6.19试分析图P6.19所示电路，画出完整状态转换图，说明这是几进制计数器，能否自启动？移位存放器79194功能表如表6.10所示。题6.19解:状态转换图如图题解6.19所示。可见，这是一个能自启动的模7计数器。习题7.1假设某存储器的容量为1M×4位，那么该存储器的地址线、数据线各有多少条？题7.1解：该存储器的地址线有10条，数据线有2条。7.3某计算机的内存储器有32位地址线、32位并行数据输入、输出线，求该计算机内存的最大容量是多少？题7.3解：该计算机内存的最大容量是232×32位。7.5ROM的数据表如表P7.5所示，假设将地址输入A3、A2、A1和A0作为3个输入逻辑变量，将数据输出F3、F2、F1和F0作为函数输出，试写出输出与输入间的逻辑函数式。表P7.5题7.5解：7.7请用容量为1K×4位的Intel2114芯片构成4K×4位的RAM，要求画出电路图。题7.7解：图题解7.77.94输入4输出的可编程逻辑阵列器件的逻辑图如图P7.9所示，请写出其逻辑函数输出表达式。图P7.9题7.9解：7.11假设GAL器件的结构控制字取值分别为：，，，，请画出OLMC(n)的等效电路图。题7.11解：当GAL器件的结构控制字取值分别为：，，，时，画出OLMC工作在纯组合输出模式，低电平输出有效，其等效电路如图题解7.11所示。图题解7.117.13请问CPLD的根本结构包括哪几局部？各局部的功能是什么？题7.13解：CPLD产品种类和型号繁多，虽然它们的具体结构形式各不相同，但根本结构都由假设干个可编程的逻辑模块、输入/输出模块和一些可编程的内部连线阵列组成。如Lattice公司生产的在系统可编程器件ispLSI1032，主要由全局布线区〔GRP〕、通用逻辑模块〔GLB〕、输入/输出单元〔IOC〕、输出布线区〔ORP〕和时钟分配网络〔CDN〕构成。全局布线区GRP位于器件的中心，它将通用逻辑块GLB的输出信号或I/O单元的输入信号连接到GLB的输入端。通用逻辑块GLB位于全局布线区GRP的四周，每个GLB相当于一个GAL器件。输入/输出单元IOC位于器件的最外层，它可编程为输入、输出和双向输入/输出模式。输出布线区ORP是介于GLB和IOC之间的可编程互连阵列，以连接GLB输出到IOC。时钟分配网络CDN产生5个全局时钟信号，以分配给GLB和IOC使用。7.15假设用XC4000系列的FPGA器件实现4线-16线译码器，请问最少需占用几个CLB?题7.15解：最少需占用8个CLB。第一个CLB可以完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数，产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么8个CLB的G、F组合逻辑函数发生器的输入端均共用译码器的4个输入变量，而每个CLB那么分别完成译码器的16个输出变量中的2个输出。具体实现如图题解7.15。图题解7.15第8章习题及解答8.1在图8.3〔a〕用5G555定时器接成的施密特触发电路中，试问：〔1〕当时，而且没有外接控制电压时，、和各为多少伏？〔2〕当时，控制电压时，、和各为多少伏？题8.1解：⑴，，；⑵，，。8.3图P8.3〔a〕为由5G555构成的单稳态触发电路，假设输入信号的波形如图P8.3〔b〕所示，电路在t=0时刻处于稳态。〔1〕根据输入信号的波形图定性画出和输出电压对应的波形。〔2〕如在5G555定时器的5脚和1脚间并接一只10K的电阻，试说明输出波形会发生怎样的变化？〔a〕〔b〕图P8.3题8.3解：〔1〕对应的波形如图题解8.3〔a〕所示。图题解8.3〔a〕〔2〕如在5G555定时器的5脚和1脚间并接一只10K的电阻，那么输出脉冲宽度等于电容电压从0上升到所需时间，因此输出脉冲宽度要比图题解8.3〔a〕波形中窄。对应的波形如图题解8.3〔b〕所示。图题解8.3〔b〕8.5图P8.5〔a〕所示是用集成单稳态触发电路74121和D触发器构成的噪声消除电路，图P8.5〔b〕为输入信号。设单稳态触发电路的输出脉冲宽度满足〔其中为噪声，为信号脉宽〕，试定性画出和的对应波形。图P8.5题8.5解：波形图如图题解8.5所示。图题解8.58.7在图8.19所示用5G555定时器构成的多谐振荡器中，假设，，，试计算电路的振荡频率和占空比。假设要保持频率不变，而使占空比，试画出改良电路。题8.7解：〔1〕=Hz〔2〕改良电路如题解8.7所示。图题解8.7为使占空比为，。取电容F，而要使振荡频率不变，应使Hz得：8.9分析图P8.9所示电路，说明：〔1〕按钮A未按时，两个5G555定时器工作在什么状态？〔2〕每按动一下按钮后两个5G555定时器如何工作？〔3〕画出每次按动按钮后两个5G555定时器的输出电压波形。图P8.9题8.9解：⑴按钮A未按时，左边的555定时器构成的单稳态触发电路处于稳态状态，输出为0；右边的555定时器构成的振荡器，处于清零状态。⑵每按动一下按钮后，左边单稳态触发电路的就产生一个宽度为的正向脉冲输出，=1.1S；右边的定时器开始振荡，输出脉冲波形，其振荡周期为S。〔3〕波形示意图如题解8.9所示：图题解8.9第9章习题及解答9