数电实验计数器电路

K=2K=2图7.1四位二进制异步加法计数器实1实目1.1掌握数器的工作原理及特性1.2采用发器及集成计数器构成任意进制计器2实仪与器件2.1实验器数字电路实箱、数字用表、示器2.2芯片

计器验路74LS00/74ls04

74LS4874LS161

共阴数码管

电位器电阻等它元件若干3预要3.1预计数器相关内容。3.2作预习报告。4实原计数器是用实现计数能的时序件,它能够计脉数,还可以实定时、频、产生节拍脉冲和脉冲序列等计数器的类很多，时钟脉冲输入方式的不同，可以分同步计数和异步计器。按进位体制同，可以二进制和二进制计数器。按计数的增减趋势可分加法减法计数等。目前，无论TTL还是CMOC成电路，都品种齐全中规模集计数电路。作为使用者可以借助器件手册提供功能表和作波形以引脚分布图，就能正确地使用这些件。4.1异步数器异步计数器指计数脉不是直接到所有触发器的时钟脉冲端。这样当一个计脉冲作用后，计数器某些触发的状态发变化，而其它触发器保持原来状态即计数器各触发器态的更新与输入钟脉冲异。在设计模为数异步数器时，如

N

K

，则为二进计数器，如设计一4位二进计数器，

N

，K=4，用4个发器级即可。如N不于2的整次幂，则非二进制计器，这时，将N写N=

K*

其中为数,这由模为和模为的两个计算器级联而成其中模N的计器通常用馈的11方法构成.如设计一异步十进计数器,可令

2

K

,

N

1

=5,就是用一个模2数器和一个模5计7.1所示74LS74步十六进计数器.

S联特是各触器与该触器入连接,就每D触发器成再由低位触发器的Q和高位的CP端相连接而。4.2同步数器为了提高计的速度，采用同步数器，所谓同步就是计数脉冲同时接在各位发器的时脉冲输入端当计数脉来到时，该翻转的触发器在同一时刻翻转。此，同步器的工作速度比异步计数快。同步数器的设可按“状态表+卡诺图+写各触发器控制输入端的逻辑方程”，进行，然后出逻辑电。也可以据状态表中各触发器输出的变化规，直接写各触发器制输

图7.2同步图7.2同步十进制法计数器入端的逻辑程，最后出逻辑电图。例如设计一个同步十进制加法数器，其态转换表表7.1所示。采用JK触发器74LS76通过分状态转换表，可得到各触发器控制入端的逻方程如下表6.1计脉冲数123456789

十进制加法数器状态换表0000000100100011010001010110011110001001

0001001000110100010101100111100010010000

二进制数0123456789（1）第一位发器Q，每来一个时脉冲CP，状态转一次，则0

J0

。（2）第二位发器，在Q10

时，来一个钟脉冲其状态翻一次，而在

3

时不翻转，故

1

Q，K031

。（3）第三位触发Q，Q来一2

时冲CP其态就翻转，故JKQ2

。（4）第四位发器

3

，在

Q20

时，再来一钟脉冲CP其状就翻转，并第十个CP触发后，

3

应由1翻转为0，故

JQ31

0

，

。由此画出逻辑电路图7.2所示。成数实际工作中,人们很少用中、小模触发器构成各种计数器，而是直选用集成路计数器品。集成计器的类型多，例如:LS/HC系列和CMOS序列的25进制步计数器74LS90、74LS390（双2×），×6进制异步计器74LS92，可预同步4二进制计数74LS161/C40161，预置双时钟同步可BCD计数器74LS192/C40192等下面介绍集成计数器74LS161。（1）集成计数74LS16174LS161是4位二进制步加计器。图7.3是它的脚分布图其中RD异步清端，LD是预置控制端，AB、C、D是预置据输入端，EP和ET是计数使能（控制）端RCO（

QQ

D

）是进位输出，它的设为多片集计数器的级联提供了方便。它的逻功能见表表6.274LS161的能表清零RD

预置LD

使能EPET

时钟

预置数据输ABCD

Q

A

输出QQBCQDL

×

××

×

××××

LLLL

74LS774LS7HHHH

LHHH

××L××LHH

××

ABCD××××××××××××

ABCD保持保持计数根据表7.2可知74LS161具有列功能①异步清零当R=0,不管其它入端的状态D括时钟信号CP),计数器输出被直接置零,称零。②同步并行置数当R，、时钟D上升沿到达，不管其控制信号么状态，C、D输入的数据将分别被~接收。如果AD钟脉冲上升到达，尽LD=0也能将预置数

RDCPABCDEPGND

12345678

74LS161

16Vcc15RCO14QA13QB12QC11QD10ET9LD

如何(包异步清冲CP的A、B、没有时据置入Q~Q。所以个置数操作要与CP上沿同步，AD

且AD的数据同时置计数器，为同步并预置数。

图7.3

集成计数器74161引脚③保持

在R=LD=1的条件下，当ET即两D

个计数使能端中有0时不管有CP脉作用计数都将保持原有状态不变,停止计数，要说明的，当EP=0，ET=1时，进位输出也保持变。而当ET=0时，不管EP态如何进位输出RCO=0。④计数

当RD=LD=EP=ET=1时，随着CP脉冲，按8421码循环计数。当数状态达到1111时其RCO=1产生进位输。4.4用成计数器构成任意进制计数器虽然集成计器的种类多，也不能包罗任意进制的计数器，当需要到某进制计数器时可以利用计器所特定功能外加当的电路来构成。下面介绍两种情的实现方，其一是馈清零法，其二反馈置数。4.4.1反清零法反馈清零法于有清零入端的集计数器。当计数器的清零端加低电时，不管数器处于态，计数器到全零状。又可以新进行计数。如图所示就是用馈清零法将74LS161构成九进制加计数。工作原自行分析4.4.2反馈

图7.4

用反馈清零将74161接成九制计数器

数法反馈置数法用于具有置数功能集成计数器。对于具有同步预置数能的计数来说，在数过程中，以将它输的任何一状态通过译码，产生一个预置数控信号反馈预置数控端，当下一个CP脉冲作后，计数器会把预置输入信号态置入输端，预置信号消失后，计数器就从被置入的态开始重计数。如7.5所，采用馈置数法，工作原理自行分析。5实内5.1测中规74LS161的逻自拟实验模集成计数用的表格。

模集成计数器辑功能步骤以测中规74LS161逻辑能图7.5

用反馈置数构成九进加计数器

5.2用74LS161构成进制