学年论文-CMOS集成电路的功耗分析和低功耗设计技术

论文题目：CMOS集成电路的功耗分析和低功耗设计技术摘要随着系统芯片的功能越来越复杂，集成度的不断提高，电路规模的不断扩大，芯片的功耗已成为日渐突出的问题。尽管近几年集成电路的供电电压有所下降，但是功耗却增长了近两倍；同时芯片面积的不断减小，导致功率密度更大程度的增长。这直接导致芯片散热双色机难度和封装成本越来越高，进而影响芯片的可靠性。所以减小芯片功耗对于芯片设计的成败是至关重要的。目前，CMOS集成电路设计已广泛应用在集成电路的低功耗设计中。高性能、低功耗已成为集成电路设计追求的目标。本文介绍了CMOS集成电路设计中存在的功耗问题，并且对低功耗的设计和优化方法进行了讨论，同时提出了解决问题的对策。关键词功耗分析；功耗估算；功耗优化；低功耗设计技术AbstractWiththefunctionofthesystemchipismoreandmorecomplicated,theconstantimprovementofthelevelofintegration,andexpansionofthesizeofthecircuit,thepowerconsumptionhasbecomeachipoutgradually.Althoughinrecentyearstheintegratedcircuitvoltagesupplyisdownslightly,butthepowerconsumptionhasincreasednearlytwotimes;Atthesametimechipintheareaofthecontinuousdecreases,andleadtopowerdensityagreaterdegreeofgrowth.Thisleddirectlytothechipheatdissipationdoublecolormachinedifficultyandpackagingcostsmoreandmorehigh,furtherinfluencethereliabilityofthechip.Soreducethepowerconsumptionofthechiptothesuccessorfailureofthechipdesignisveryimportant.Atpresent,CMOSintegratedcircuitdesignhasbeenwidelyusedintheintegratedcircuitdesignofthelowpowerconsumption.Highperformance,lowpowerconsumptionhasbecomeintegratedcircuitdesignthepursuitofthegoal.ThispaperintroducestheCMOSintegratedcircKeywordsPoweranalysis;Powerestimation;Poweroptimization;Lowpowerdesigntechnology目录TOC\o"1-5"\h\z\o"CurrentDocument"摘要IAbstractII\o"CurrentDocument"第一章前言1\o"CurrentDocument"第二章功耗的分析与估算22.1功耗的分析2\o"CurrentDocument"2.1.1功耗影响因素的分析32.2功耗估算32.2.1功耗估算方法4\o"CurrentDocument"第三章低功耗设计方法63.1降低CMOS电路功耗的主要途径6\o"CurrentDocument"3.1.1降低跳变频率6\o"CurrentDocument"3.1.2减少负载电容6\o"CurrentDocument"3.1.3降低工作电压7\o"CurrentDocument"3.1.4降低工作频率73.2各层次功耗的优化方法8\o"CurrentDocument"3.2.1系统级优化技术8\o"CurrentDocument"3.2.2体级结构优化技术9\o"CurrentDocument"3.2.3寄存器传输级（RTL）优化技术9\o"CurrentDocument"3.2.4门级优化技术10\o"CurrentDocument"3.2.5晶体管级优化技术10\o"CurrentDocument"结论11\o"CurrentDocument"参考文献12致谢错误！未定义书签。第一章前言集成电路产业是伴随着性能、面积和功耗等设计参数发展的。其中集成电路的功耗已经与芯片的面积、速度等因素一样，成为当今VLSI设计者的重要研究课题。根据美国半导体工业协会制订的2009年国际半导体技术发展指南，从2009到2019年，集成电路仍将按摩尔定律持续高速的发展。半导体技术的进步，一方面给IC设计者提供了更多的资源来实现高性能的芯片，可以在单个芯片上创造更复杂和更灵活的系统；另一方面，也带来了功耗不断增加的压力，使芯片设计过程变得越来越复杂，成本越来越高。功耗问题正日益变成制约集成电路系统实现的因素，已成为研究的热点。首先，随着个人计算设备（如：便携式计算机、多媒体声响产品等）和无线通讯系统的广泛应用与普及，人们迫切要求用低功耗的集成电路实现高速的运算和复杂的功能操作。因为，如果不采用低功耗设计技术，即便用目前最先进的可充电电池，结果不是电池寿命太短就是体积过于笨重。其次，减少高性能芯片的功耗，还可以节省由于芯片封装和冷却所需的费用，具有明显的经济效益。因此在这种新的技术背景下，如何实现低功耗的设计目标，将会促使IC设计进入一个更大的创新空间。所有的这些困难都将迫使设计者越来越多的关注功耗的准确评估方式以及芯片的低功耗设计。目前，人们对集成电路功耗问题的研究，主要集中在两个方面：（1功耗的分析与计算方法；⑵面向低功耗的设计技术。在芯片设计的早期阶段对功耗作出合理的分析和计算，就能在具体制造前对设计做出必要的修改，从而缩短设计的周期。功耗分析的另一目的是为研究功耗最小化方法提供基本的理论依据。实践表明，采用面向低功耗的设计技术，能有效的解决集成电路的功耗问题。但是，值得指出的是，要对具体电路的功耗做出快速而准确的计算，并不容易；开发一套有效的低功耗设计技术，同样是一项十分复杂的任务。这些工作基本上要借助于计算机辅助设计（CAD）工具才能完成。本文针对CMOS工艺，介绍集成电路功耗的组成与估算，并对该领域进一步的研究方向作出简述。第二章功耗的分析与估算要研究CMOS电路的低功耗设计，首先要从物理层次上弄清CMOS电路的功耗组成，进而对功耗进行分析，对其优化。2.1功耗的分析CMOS电路的功耗由三部分组成：⑴泄露电流，其大小主要取决于制造工艺，包括MOS管的体区与源、漏扩散区之间形成的寄生二极管的反偏电流和当栅压低于阈值电压VT时形成的亚阈值电流；⑵短路电流，它是当输出发生变化期间形成的从电流到地的直流通路而产生的；⑶负载的充、放电电流，这是有输出逻辑电平改变时电容负载的充放电现象形成的。寄生二极管泄漏电流大小与漏扩散区面积及泄露电流密度有关，在1um工艺下其典型值为1pA；亚阈值泄露电流与VGS（栅偏压）、VT及沟道宽长比等有关，当（VGS-VT）大于几百毫伏时，其值基本上可忽略不计。但是，随着电源电压和MOS管阈值电压的下降，亚阈值电流也会随之增大。短路电流与输入信号的上升或下降时间、工作频率及负载等多个因素有关。比如当空载时短路电流最大；负载增大时，短路电流就会减小。当时当选择栅的尺寸使得输入和输出的上升和下降时间近似相等时，短路电流功耗只占在哪高功耗的一小部分（一般不超过20%）。不过，在用很大的门驱动相对小的负载这种情况下，短路电流功耗所占的比例将大幅度增加。用适当的器件或电路设计技术，通常可使得CMOS电路的泄露电流和短路电流控制在足够小的范围之内。因此，一般认为CMOS电路的功耗主要来自电容负载的充电放电电流，这部分功耗（称为动态功耗）用数学式子可写成式1-1）。其中C为节点电容，Vdd为电源电压，Esw称为跳变频率（switchingactivity），它是电路在每〃《汰时间内产生的电平跳变（平均）次数，fclk是时钟频率。由该式可见，在工作频率一定的情况下，必须设法减少电容、电压或跳变频率，才能达到低功耗的目的。P-CV2Ef（1-1）2DDSWclk2.1.1功耗影响因素的分析由式（1-1）表明，电源电压与功耗成二次平方关系，因此减小电压是降低功耗的有效措施。但是，减少电源电压会影响电路的速度［1］。特别是当vdd接近VT时，电路延迟会急剧增加。一般认为，VDD最小也要控制在（2〜3）VT左右。为了弥补由于电源电压的下降引起的速度损失，一种做法是采用并行结构与管道结构（parallelpipelinedarchitectures）⑵；另一做法是改变VT，因为减小VT可以允许电源电压降低时不会损失速度。VT究竟能去多少，还取决于噪声容限能否满足要求以及能否控制住亚阈值电流的增加。换句话说，考虑到噪声容限和亚阈值电流等因素的限制，VT实际上不能取得过小。通常情况下，CMOS电路的VT取在0.3V左右。动态功耗与负载电容成线性关系。因此，除了设法在低电压下工作外，减少电容（包括门电容及连线电容）也能使功耗降低。至于电容的估算，尽管有多种方法可用，但都是只有在版图设计完成后才能做到较准确的估算。为了减少电容，通常的做法是用尽量少的门（通过逻辑最小化）和调整管子尺寸来减少有源区的面积，并使连线尽量短（通过合理的布局布线）以减少连线电容。这里要特别强调互连线的影响，因为随着集成芯片向高密度的方向发展，连线电容将成为影响电路延时和功耗的重要因素。从优化功耗的角度，我们希望电容越小越好，然而考虑到其他的约束条件，电容实际上并不能随意地减少。举例来说，虽然减小品体管的尺寸可使电容变小，但同时也削弱了晶体管的驱动能力从而使电路的延迟增加。除电源电压和电容外，跳变频率也影响着CMOS电路的动态功耗。电路内部即使含有大量电容，如果没有开关动作，也就不消耗功率。跳变频率与电路输入的信号频率、具体的逻辑函数以及输入信号之间的时间和空间相关程度等诸多因素有关，计算起来十分困难。如何快速准确的估算跳变频率，已成为功耗估算的主要难点之一。2.2功耗估算首先，跳变频率的计算要考虑输入信号的不同组合。同一电路，对不同的输入信号而言，其跳变频率可能不大一样，所以很难用模拟的方法来估算。设计者用蒙特卡罗方法来代替穷举式的模拟法，使得功耗估算保持在适合的误差范围内，并有一定的可信度。其次，由于逻辑函数决定了一个门的当前输出值以多大的概率不同于前一输出值，因此跳变频率的值强烈的取决于布尔函数。例如，一个有K个输入的NAND或NOR门，

在K较大时其输出端的跳变频率接近1/2k-l,而对于K输入的XOR门而言，其跳变频率为1/2，可见二者差别之大。此外，采用何种逻辑，也直接影响跳变频率。例如，动态逻辑的跳变频率总是大于静态逻辑的的跳变频率，原因是动态逻辑中，电路的所有节点在新数据到来之前都预充电到某一值（在N型动态逻辑中这个值是1；在P型动态逻辑中这个值为0）。不过要注意，动态逻辑中的电容一般要不静态逻辑小。再有，跳变频率还与所用的门延迟模型有关，用零延迟模型尽管计算简单，但由于没有考虑竞争冒险，其精确差；而用实延迟模型，情况刚好相反（见图1-1）。最后，如果考虑到信号间存在的时间和空间的相关性，则跳变频率的估算问题就更为复杂。零延迟模型实延迟模型图1-1零延迟模型和实延迟模型零延迟模型实延迟模型2.2.1功耗估算方法要进行低功耗设计，就必须有相应的功耗估算和优化工具使功耗满足给定要求到目前为止，功耗估算的方法基本上可分为基于模拟的方法和随机统计法两大类。基于模拟的方法是用一组典型的输入矢量来模拟电路。这类方法精度好，能处理各种器件模型、各种电路设计方式、单项或多项时钟以及三态门等等。但是，这类方法要求大量的计算时间和存储空间，不适合于大规模的设计场合。另外，要想生成压缩的测试矢量集来准确计算个电路节点的跳变频率还存在着较大的困难难。为此，人们提出了蒙特卡罗模拟法来估算功耗。这种方法的思路：在电路输入端随机产生输入信号，然后用模拟方法监视电路在某一时间间隔T内的功耗情况。假设电路在任何一时间间隔T内消耗的功率具有均匀的概率分布，那么就能在给定的估算误差范围和一定的可信度下确定要求的功耗品个数。设计人员可以把现有的模拟方法（电路及，门级或行为级）用于蒙特卡罗程序的内循环，从而在精度与计算精度之间取个折中方案。这种方法在估算电路的总功耗是收敛速度很快，然而当要估计某一部分电路的信号概率是，收敛速度就慢得多。此外，前面的均匀分布性假设在许多电路并不成立。总之，这种方法由于用了较少的样品个数，使得功耗估算的结果不很准确。随机统计法估算功耗的基本思路：现根据模块的版图或逻辑描述，抽取其电路级或逻辑级模型，然后用随机产生输入电流对它进行模拟，并计算平均功耗。第三章低功耗设计方法通过前两章所介绍的内容，降低功耗技术有两个方向，一个是工艺的改进，即提高工艺精度，减少IC特征尺寸。另一方面则是在工艺条件确定的前提下，通过用各种各样的设计方法和技巧来降低功耗，又因为动态功耗在总功耗中占主导地位，所以在给定工艺条件下讨论降低功耗的方法，主要是针对动态而言的。由动态功耗表达式（1-1）可知，要降低动态功耗，我们可采取下面介绍的办法。3.1降低CMOS电路功耗的主要途径3.1.1降低跳变频率降低跳变频率的实质是尽量去除不必要的耗能翻转，避免能量的白白浪费，可以优化算法、改进编码和优化逻辑结构等途径减少开关活动频率机器传播范围，可有效的降低功耗，如：用符号一数值编码发来代替常用的二进制补码表示法，可减少由于数据符号改变而产生的大量耗能状态。降低逻辑深度，平衡各数据通路的延迟可减少伪转换的发生，降低功耗。当一个操作数或信号与逻辑功能无关，而其电平仍在做不停的翻转和传播，并通过做和逻辑导致可观的功耗时，可在信号流中插入一级锁存器来防止信号的不必要的翻转。此技巧又称为“操作数分离”技术。通过门级和逻辑级优化、重组逻辑结构可限制跳变频率的传播范围。3.1.2减少负载电容可以通过减少IC特征尺寸来降低寄生电容，另外合理地选择起降尺寸和结构可进一步提高器件的性能。我们在考虑低功耗设计时，要尽量将布线电容考虑周到，尤其是关键路径，降低负载电容有很多技巧。优化器件尺寸。改变MOS管的宽长比对电路的速度和功耗造成的影响，这里有一个合理选取的问题，因为总的趋势是这样的，器件尺寸过小会造成速度性能的恶化；器件尺寸过大，功耗加大而速度改进并不明显。选用节省器件数目的逻辑电路形式，可减少电容。传输门逻辑的形式比较特殊，可减少器件，尤其是PMOS管的数目。同样实现一个全加器，静态CMOS需用40个MOS管，而互补传输门逻辑（CPL）只用28个。这也给我们提供了一个降低功耗的路径：即用互补传输门逻辑（CPL）替代静态CMOS器件。降低高开关活动频率节点的电容。逻辑优化的工艺映射步骤中，可根据开关活动频率信息尽量降低高开关活动频率节点电容。3.1.3降低工作电压降低工作电压是降低低功耗最有效的途径，也是保证小尺寸期间可靠工作所必须的。根据式（1-1），动态功耗和电源电压的平方成正比。假设电路的其他部分完全一样，工作电压从5V降低到3.3V可节约56%的功耗，如果降低至2.5V，则可节约75%的功耗。可见，降低电压来节能的功效是显著的。但工作电压降低的太多，以至于工作电压接近阈值电压时，将会是电路的性能大幅度降低，一般来说，工作电压VddN3Vt比较合适。由此可见，我们也可以通过降低VT的办法来持续降低vdd，但VT的降低必须保证亚阈值电流1%保持在允许的范围之内，以保证电路的噪声容限不至变坏。另外，也可以采取动态多阈值控制技术来降低阈值电压的作用。3.1.4降低工作频率众所周知，工作频率的降低意味着器件性能的下降，这就是实际应用中所不能允许的。因此，需从电路设计结构上采取措施，既能保持总体的性能不变，又降低工作频率。目前，采用的主要办法为并行处理。其基本思想是在于将功能模块划分为多个子模块，对子模块进行并行处理，多路选择对应输出。至此电路的面积增加，功耗增大。而功耗所节省来自于子模块时钟频率的减半，频率节省的功率在抵消由硬件增加产生的功耗后，仍可是总功耗有明显的下降。其缺点是硬件开销增加，时钟产生扭曲。综上所述，我们得知：CMOS器件中动态功耗占总功耗的主导地位，而影响动态功耗的主要因素是负载电容、电源电压、工作频率、跳变频率。因此，低功耗急速就是围绕这几项开展的。3.2各层次功耗的优化方法通过以上的分析可知，电路的功耗分为动态功耗和静态功耗两种类型，其整体的分布如图2-2所示。图2-2电路功耗分布示意图目前的动态功耗优化技术主要有［31：指令和数据压缩、电压频率调整、动态功耗管理、总线编码、内存划分、软硬件划分、行为综合、时钟树规划、门级寄存器传输级时钟门控技术、针脚互换、缓冲器插入、门级晶体管尺寸调整、工艺技术映射、逻辑综合与优化。静态功耗优化技术主要包括：堆垛（stacking）技术、输入向量控制（IVC）技术、Cache存储器漏电流减小技术、双阈值CMOS、混合阈值CMOS技术、双阈值和双供电电压调整、多阈值CMOS和休眠品体管插入技术等。数字电路的低功耗优化可以在系统级、寄存器传输级、门级、品体管级等各个层次上进行，而且在高层次的优化效果更加明显。下面从优化级别出发，对各个层次的优化技术进行介绍。3.2.1系统级优化技术高层次的集成技术可以降低系统功耗，系统级的功耗建模对功耗优化也有重要的影响。文献［4］提出一个两层构架的系统级功耗模型。微结构模型已不见的结构信息特征为依据，指令级模型以微结构模型为基础。硬件方面的系统级低功耗技术主要有动态电压调节、多电压时钟、门控时钟等。门控时钟技术可以说是有效的低功耗技术。在寄存器槽、时钟网络插入门控电路就可以控制和消除这些不必要的寄存器活动，大幅度降低功耗。此外，多电源电压技术、电源关断与状态保持电源门控技术、动态电压与频率调节技术也成为研究热点。文献［5］提出一种方便应用于IP核的自适应门控时钟技术，它不但可以减低动态功耗，还可以结合门控电源技术降低漏电功耗。软件方面的系统级低功耗技术主要有指令功耗优化、编译指导的低功耗技术（例如，编译指导的动态电压缩放技术、编译指导的cache能量优化、编译指导的适应性处理节点策略、编译指导的内存系统管理策略）、编译器优化、指令排序等。3.2.2体级结构优化技术近年来，出现了很多结构级低功耗技术［6］，Phasedcache［7］，采用串行的访问方式，数据读取要等到Tag比较结束后方可进行，避免了不必要的存储体访问，但可能因为增加访问周期而影响性能。FilterCache［8］、L-cache［9］、块缓冲（blockbuffering）和多行缓冲器在CPU与L1级Cache之间增加以及更小的L0级存储体，如果它能承担大部分L1级Cache访问，就可以有效的降低其功耗。还有一些基于压缩的的低功耗技术，如FV-CACHE和DZC-CACHE等。DZC-CACHE中还提出了一种基于记录缓冲器的低功耗Cache结构RBC。通过记录缓冲器和对春出题的改造，RBC能够过滤大部分不必要的存储体访问，有效降低了Cache的功耗。文献［10］提出一种基于超窄数据的低功耗Cache机构。在VNVC中，数据存储体被分为地位存储体和高位存储体两部分，在标识位控制下，用来存放超窄数据的高存储单元将被关闭，以节省其动态和静态功耗。并行技术是最早提出降低功耗的一种技术。流水线把运算分成完成时间近似相等的n个步骤，第（i-1）级的运算结果作为第i级运算的输入，可以提高整个系统的吞吐量，从而降低电压，进而降低功耗。3.2.3寄存器传输级（RTL）优化技术寄存器传输级游湖技术主要有结构变换、存储单元分区访问、预计算、操作数分离、预布局、glitch消除技术等。glitch主要分为两类：产生型和传输型。降低glitch的方法主要是消除其产生的条件，如延迟路径平衡、用时钟信号同步减少glitch、插入延迟缓冲器等。其中一种结合动态和静态逻辑设计优化［11］来降低glitch的方法，在阵列乘法器的全加模式下，通过插入延迟缓冲器来同步信号，减少突发转换，还可以通过重定时插入触发器来减少glitch。另外，通过门尺寸重调整，可减少由于glitch减少引起的延迟增加。3.2.4门级优化技术随着工艺的进步，传统的通过降低供电电压和阈值电压来降低功耗的方法已达到极限，采用的主要技术有门级时钟门控制技术、针脚互换、缓冲器插入、品体管尺寸调整、工艺技术映射等，元件映射技术也是一种降低功耗的有效方法。3.2.5晶体管级优化技术由于在晶体管上很难进行高效模拟，目前的研究主要是集中在精确功耗分析模型、品体管顺序调整、确定性低功耗方法、品体管级通用模拟算法以及纳米工艺下新材料的探索上。从1960年代的半导体三极管，CMOS技术显示出旺盛的生命力，但是也遭遇到新技术的挑战。这些新技术有碳纳米管品体管、纳米管，以及新出现的SET等。虽然它们的实际应用还未予已验证，但已作出了有益的尝试。需要说明的是，低功耗研究是一个全局性的工作，它需要各个阶段和各个层次的共同合作。只有在各个层次上进行切实的优化处理和有效地整合，才能得到交友的结果。各个层次上的低功耗技术列于表1-1。表1-1各抽象层的低功耗技术划分抽象层次典型低功耗技术优化效果系统级功能划分、功耗管理、变压技术、高层集成、低频系统时钟、并存储器50%以上行为级数据本地化、并行操作流水线40%〜50%RTL级数据编码、多时钟技术、结构转化存储器分段30%40%逻辑级逻辑表达式转换、合成与分解逻辑20%左右晶体管级尺寸调整、顺序调整10%以内结论随着集成度的提高，芯片的功耗已成为一个不容忽视的问题，低功耗设计也成为研究的热点，本文综述了低功耗技术的最新进展。需指出的是，低功耗技术的研究还存在着广阔的发展空间，将来的工作包括：扩展功耗估算模型的数量；有效的功耗优化技术。未来可以使用低功耗工艺和库，通过降低影响动态功耗的各个因素来取得较低的功耗:1.节点开关活动性、节点电容、电源、电源频率；2.尽可能降低全芯片电源电压。最近，动态功耗管理又引起人们的注意mi静态功耗的研究也成为一个热点。目前，已经有许多发展较为成熟的低功耗技术，例如减摆幅技术、电荷再循环总线结构技术、IVC控制技术等。但是，它们还都没有相应的EDA工具予以支持。将各种低功耗设计手段按照其性质进行最佳的综合，这也需要在以后的工作中加以完善和加强，另外，由功耗引起的热量管理问题也是值得关注的一个方向。参考文献KakumuM,KinugawaM.Power-supplyvoltageimpacto