天津工业大学实验七 计数器

实验七计数器一、实验目的熟悉中规模集成计数器的逻辑功能及使用方法。掌握用中规模集成计数器构成任意进制计数器的方法。学习用集成触发器构成计数器的方法。二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器；如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等；按权码来分，则有“8421”码，“5421”码、余“3”码等计数器及可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数电路。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。十进制计数器74LS90(二、五分频)74LS90是模二-五-十异步计数器。具有计数、清除、置9功能。74LS90包含M=2和M=5两个独立的下降沿触发计数器，清除端和置9端两计数器公用，没有预置端。模2计数器的时钟输入端为A(CPj)，输出端为Qa；模5计数器的时钟输入端为B(CP2)。输出端由高位到低位为Qd、Qc、Qb；异步置9端为s91和s92，高电平有效。即只要S91-S92=1，则输出QdQcQbQa为1001；异步清除端为R01和R02，当R01.R02=1，且S91-S92=o时，输出QdQcQbQa=0000；只有R01-R02=0，S91-S92=o，即两者全无效时，74LS90才能执行计数操作。图7-1是异步十进制计数器74LS90的逻辑电路图。根据功能表(表7-1)可将74LS90接成模2、模5和模10计数器。模10计数器有两种接法，如图7-2所示。图(a)输出为8421BCD码，高低位顺序是：QdQcQbQa；图(b)输出为5421BCD码，高低位顺序是QaQdQcQb最高位Qa的输出是对称方波。从逻辑图看出，计数器具有如下功能：R91R92=0，R01R02=1时，计数器置全0。R01R02=0，R91R92=1时，计数器置为9，即QdQcQbQaT001。CP2=0，CP1输入时钟，Qa输出，实现模2计数器。

CP1=0,CP2输入时钟，QDQCQB输出，实现模5计数器。CP1输入时钟，QA输出接CP2，实现8421码十进制计数器。。?2输入时钟，QD输出接CP1，实现5421码十进制计数器，即当模5计数器由100—000时，Qd产生一个时钟，使Qa改变状态。R91R92CP1R01R02CP2图7-174LS90的逻辑电路图表7-174LS90异步计数器功能表R01R02R91R92CP1cp2QdQcQbQa功能110XXX0000异步置011X0XX0000异步置00X11XX1001异步置9X011XX1001异步置9X0X0CP0二进制计数由Qa输出X00X0CP五进制计数由qdqcqb输出0XX0CPQa8421码十进制计数由QdQcQbQa输出0X0XQdCP5421码十进制计数由QdQcQbQa输出2.同步十进制双时钟可逆计数器74LS192同步加法计数器和减法计数器是数字电路中常用的时序逻辑电路，74LS192同步十进制可逆计数器可在不同的输入控制信号作用下，实现加法和减法计数。同步4位十进制加/减计数器74LS192，是双时钟方式的十进制可逆计数器，它可对8421BCD码进行加法、减法计数，它有计数使能控制输入，有级联脉冲时钟输出，有预置数及清零等功能。图7-3为74LS192的引脚排列图。74LS192具有如下功能：A、B、C、D：为预置数数据输入端。qa、qb、qc、qd:为输出端，Qd为最高位。CR：清除端，此端为高电平时，内部的四个触发器被清零，即Qa、Qb、Qc、Qd=0。最高位（a）8421BCD码最高位（a）8421BCD码CP（b）5421BCD码图7-274LS90构成十进制计数器的两种接法LD：置入输入端，LD=0，并在数据输入端输入数据时，则Qa=A；Qb=B；Qc=C；qd=d，输出端就可预置为所需的电平，即输出与输入数据一致，而与时钟输入的电平无关。LD=1，执行计数功能。此端的作用是用来预置输入端的数据来修改计数长度。CPu:加计数端，即“加”控制信号端，用来控制计数器的计数方向。当在此端输入CP脉冲，且“减计数端”为高电平时，在计数脉冲上升沿到来时，计数器进行十进制加法计数。CLRCOLD:CPdBO,CP［「nur12_-44里—4CPD:减计数端，即“减”控制信号端，用来控制计数器的计数方向。当在此端输入CP12_-44里—4-45-Aq.-3-—L■2-B—Qb.10-Cqc■6-_oC-7—DQd74LS192的引脚排列图Bo:借位输出端，在计数器做减计数时用于计数器之间的级联。当计数器发生下溢时，借位输出端将产生一个宽度等于减计数输入的脉冲；即在减计数过程中，当低位计数器的输出端由0000变为1001时，此端输出一个上升沿，送至高一位计数器的减计数端CPD，使其减174LS192的引脚排列图Co:进位输出端，在计数器做加计数时用于计数器之间的级联。当计数器发生上溢时，进位输出端将产生一个图7-3宽度等于加计数输入的脉冲；即在加计数过程中，当低位计数器的输出端由1001变为0000时，此端输出一个上升沿，送至高一位计数器的加计数端CPu使其加1。表7-2为74LS192功能表。3.任意进制的计数器同步计数器芯片基本上分为二进制和十进制两种。而在实际的数字系统中，经常需要其它任意进制的计数器，如一百进制，六十进制，十二进制，七进制等。我们可以采用计数器级联的方法来设计任意进制的计数器。表7-2同步十进制双时钟可逆计数器74LS192功能表将两片或两片以上计数器按照一定方法前后串联起来就可以构成远大于单一芯片进制的其它进制。如用两片74LS160（十进制计数器）级联就可以构成一百进制计数器，能够实现N进制计数功能的计数器称为任意进制的计数器。级联法用于大的进位计数制，对于小于单个芯片允许的计数制，我们可采用置数法构成任意进制计数器，该方法需要计数器具有置数功能。级联方法：（1）若使用并行时钟脉冲，则把脉冲时钟输出送到下一级计数器的使能输入。（2）若使用并行使能，则把脉冲时钟输出送到下一级计数器的时钟输入。（3）高速应用时，可用最大/最小计数输出进行超前进位。假定已有的是N进制计数器，而需要得到的是M进制计数器。这时有MVN和M>N两种可能的情况。（1）MVN的情况在N进制计数器的顺序计数过程中，若设法使之跳越N-M个状态，就可以得到M进制计数器了。实现跳跃的方法有置零法（或称复位法）和置数法（或称置位法）两种。置零法适用于有异步置零输入端的计数器。置数法适用于有预置数功能的计数器电路。它与置零法不同，它是通过给计数器重复置入某个数值的方法跳越N-M个状态，从而获得M进制计数器的，置数操作可以在电路的任何一个状态下进行。使用置数法要求：（1）满足公式M>N，其中M是集成计数器能够达到的最大进制值，N是要实现的进制值。（2）设定编码：一个M进制集成计数器有其固定的二进制数的编码顺序。如十进制计数器74LS160的编码是：0000，0001，0010，0011，0100，0101，0110，0111，1000，1001。如果用74LS160构成一个六进制现计数器，我们可以选择0000到0101这六个状态进行编码，也可以用0001到0110这六个状态进行编码，即M进制计数器有M个状态S0,S1，S2-SN-2,SN-1，设计者应需要从若干个编码方案中进行选择。（3）要求电路在设定的N个状态中间循环：若用M进制计数器实现从某状态开始计数到另一状态结束的N进制计数功能，就应该设法使计数器计到预定状态之后，产生一个置数信号并在下一个时钟到来时，将计数器置成初态，然后从初态再重新开始计数。三、实验仪器及器件EL-ELL-VI型数字电路实验系统集成电路芯片74LS9074LS19274LS08等四、实验内容及步骤用74LS90构成一个十进制的加法计数器（1）使用74LS90，按照图7-2（a）连接实验电路，将实验仪上逻辑笔单元的信号源，通过拨码开关将输出频率设置为1HZ，送入CP1端，Qd、Qc、Qb、Qa接至发光二极管的电平输入插孔，或连接至LED数码显示器，R01、R02端接逻辑电平开关。先使r01、r02端为高电平1，使计数器清零，然后使r01、r02端为低电平，计数器开始计数。（2）自拟表格，记录实验结果。用74LS90构成一个三十三进制的加法计数器（1）使用74LS90构成电路，要求电路能够完成0-32计数。（2）画出逻辑电路连接图，自拟实验内容和步骤，连接实验电路进行测试。（3）自拟表格，记录实验结果。同步十进制双时钟可逆计数器74LS192的应用（1）用同步加减计数器74LS192构成35秒倒计时计数器，完成35-1或者34-0的计数。（2）用同步加减计数器74LS192构成与学号相同进制的加法计数器。以上实验内容1.、2.、3.均要求画出逻辑电路图，拟订实验内容及步骤，列出使用仪器及元器件清单，用Multisim仿真，并打印电路图及输出波形图。在实