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文档简介

附表1：

广州大学学生实验报告开学及验：理电工学-电楼317室2016年年级、学

物

专业、

姓

Jason.P

学班实课名实工名一、验的：

技术实验7段数码示码设

成指教7习VerilogHDL二、验容：1理:7段数码用或4000系2足FPGA/CPLD2777段7段BCD位分别接数码个段输“1101101”时7：、f、e、d、b分别1、1、1、0、

15上对68显示译7段译入的16进制7三、验述计器adder(CLK,RST,EN,LOAD,COUT,DOUT,DATA)。CLK,EN,RST,LOAD。DATA。DOUT。COUT。Q1COUT=Q1

//CLK、Q1<=//RST为低电，Q10Q1<=DATA//LOAD为时<=Q1+1。//Q1<15，加1Q1。为其置=1'b1。=。//Q1为，为016制段译码：(A,LED7S)。A。LED7SLED7S:<=7'B0111111。:<=7'B0000110。:<=7'B1011011。:<=7'B1001111。:<=7'B1100110。:<=7'B1101101。:<=7'B1111101。:<=7'B0000111。:<=7'B1111111。:<=7'B1101111。:<=7'B1110111。:<=7'B1111100。:<=7'B0111001。:<=7'B1111001。:<=7'B1110001。:<=7'B0111111。

四仿结：7A，LED7S输出对应的7段译码（）为低（LOAD=RST=1）为高电平）。LOAD置。RST，DOUT置为0，。满COUT置，DOUT器+，的译码输出和真值表相。en为为上升沿时ledenclock为上升显。loadclock，led显示data的数。为，显示数字0，与上Led显cout为1，led，为0。五引锁：

六硬测结：模6

8

字3计数满15为F）LED-D8）rst（键7控七实心:对了7的Verilog的

说明：各学院（实验

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