数字电子技术基础课后答案全解之欧阳学创编

经典word整理文档，仅参考，双击此处可删除页眉页脚。本资料属于网络整理，如有侵权，请联系删除，谢谢！欧阳学创编第3时间：2021.03.03创作：欧阳学【】填空1、与模拟信号相比，数字信号的特点是它的离散性。一个数字信号只有两种取值分别表示为0和1。、布尔代数中有三种最基本运算：与、或和非，在此基础上又派生出五种基本运算，分别为与非、或非、异或、同或和与或非。3、与运算的法则可概述为：有“0”出0，全“1”出1；类似地或运算的法则为有”1”出，全出”0”。、摩根定理表示为：=；=。ABABABAB5、函数表达式Y=，则其对偶式为CD=(。YAB)CD6、根据反演规则，若Y=，则ABCDC。Y(ABCD)C、指出下列各式中哪些是四变量ABCD的最小项和最大项。在最小项后的（）里填入m，在最大项后的（）里i填入M，其它填×（i为最小项或最大项的序号）。i(1)D(×);(2)(m);(3)ABC(×)ABCD7欧阳学创编欧阳学创编(4)(D)(×);(5)(M);(6)A+B+CDABCD9(×);、函数式F=AB+BC+CD写成最小项之和的形式结果应为(3,6,7,11,12,13,14,15),写成最大项之积的形式结果应m为0,1,2,4,5,8,9,10)M(9、对逻辑运算判断下述说法是否正确，正确者在其后（）内打对号，反之打×。（）若YZ，则；(×)（）若，则；(×)（）若XY=X，则；√)【】用代数法化简下列各式(1)F=ABCAB11(2)2=(3)(4)FFABC(ABC)(ABC)34AABC【】用卡诺图化简下列各式(1)(2)F1F2CAB(3)(4)F3F4AD或ABACBC欧阳学创编欧阳学创编(5)(7)(6)FF56A(8)FF87A(9)FA(CD)BCDACDABCDCDCD9(10)F=FACABBCDBECDECABACBDEC1010【】用卡诺图化简下列各式P()=1(2)P(D)=BM•MABCBCD2(3)P(D)=3(4)P(,)=417【】用卡诺图化简下列带有约束条件的逻辑函数（1）P,B,C,Dm(3,6,8,9,11,12)ACBDBCDACD)1d(2)P(D)=2m(0,2,3,4,5,6,11,12)(8,9,10,13,14,15)BCBCDd(3)3=AC=0ACDABCDABCDADACDBCD或ABD)(4)P=AB4（ABCD为互相排斥的一组变量，即在任何情况下它们之中不可能两个同时为）【】已知:Y=Y=ABACBDABCDACDBCDBC12欧阳学创编欧阳学创编用卡诺图分别求出，YY，。YYYY121212解：先画出Y和Y的卡诺图，根据与、或和异或运算规12则直接画出，，的卡诺图，再化简得到它YYYYYY121212们的逻辑表达式：=YY12=YYABCBD12=YYABCDABCBCDACD12第4章集成门电路【】填空1．在数字电路中，稳态时三极管一般工作在开关（放大，开关）状态。在图4.1中，若U<0，则晶体管截止I（截止，饱和），此时U=3.7V（5V，3.7V，2.3V）；O欲使晶体管处于饱和状态，U需满足的条件为bI（U>0；b.0.7；c.）。在电路中其他CCRUVUVIIIRRb参数不变的条件下，仅R减小时，晶体管的饱和程度加深Rbccb（减轻，加深，不变）；仅R减小时，饱和程度减轻c（减轻，加深，不变）。图中C的作用是加速（去耦，加速，隔直）。图4.1图4.22．由TTL门组成的电路如图4.2所示，已知它们的输入短路电流为I＝1.6mA，高电平输入漏电流I＝SR40A。试问：当B=1时，G的灌（拉，灌）电流为13.2mA；=0时，G的拉（拉，灌）电流为。A13．图4.3中示出了某门电路的特性曲线，试据此确定它的下列参数：输出高电平U=3V；输出低电平OH欧阳学创编欧阳学创编U=0.3V；输入短路电流I=1.4mA；高电平输入漏电流OLSI=0.02mA；阈值电平U=1.5V；开门电平U=1.5V；关RTON门电平U=1.5V；低电平噪声容限U=1.2V；高电平噪OFFNL声容限U=1.5V；最大灌电流I=15mA；扇出系数NHOLMaxN=10。o图4.34．TTL门电路输入端悬空时，应视为高电平（高电平，低电平，不定）；此时如用万用表测量输入端的电压，读数约为1.4V（3.5V，，1.4V）。5．集电极开路门（OC门）在使用时须在输出与电源（输出与地，输出与输入，输出与电源）之间接一电阻。6．CMOS门电路的特点：静态功耗极低（很大，极低）；而动态功耗随着工作频率的提高而增加（增加，减小，不变）；输入电阻很大（很大，很小）；噪声容限高（高，低，等）于TTL门【4-2】电路如图4.4(a)～(f)所示，试写出其逻辑函数的表达式。图4.4解：(a)(b)(e)(c)(f)FAF1FAB123(d)FAB4F15FB6【】图4.5中各电路中凡是能实现非功能的要打对号，否则打×。图为TTL欧阳学创编欧阳学创编门电路，图为CMOS门电路。解：(a)1AAAATGBDD××××1M(b)图4.5【】要实现图4.6中各TTL门电路输出端所示的逻辑关系各门电路的接法是否正确？如不正确，请予更正。解：图4.6【】TTL三态门电路如图4.7(a)所示，在图所示输入波形的情况下，画出F端的波形。(a)(b)图4.7解：当时，；当时，C0。C1于是，逻辑表达式ABFABABFF(AB)CF的波形见解图所示。【】图4.8所示电路中G为TTLG为TTL与12非门，万用表的内阻Ω，量程5V。当=1或=0以及S通或断等不同情况下，U和U的电位各是多O1O2少？请填入表中，如果G的悬空的输入端改接至0.3V，2欧阳学创编欧阳学创编CS通S断U=1.4VU=0VO1O1U=0.3VU=0.3VO2O2U=3.6VU=3.6VO1O1U=0.3VU=0.3VO2O22通1UU0UU0UUoHoLT12345(b)图4.10解：当=0时，输出端逻辑表达式为==，即，F=A答案见下图。C所示，试画出在图(b)波形作用下的输出U的波形OI1I2(a)(b)欧阳学创编欧阳学创编图4.11解：输出波形见解图。第5章组合数字电路【】分析图5.1所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。图5.1解：YmABC【】逻辑电路如图5.2所示：1．写出L的函数表达式；2．当取S和C作为电路的输出时，此电路的逻辑功能是什么？图5.2【】解：1.SXYZLYZ2.当取S和C作为电路的输出时，此电路为全加器。【】图5.3是由3线/8线译码器74LS138和与非门构成的电路，试写出P和P的表达式，列出真值表，说明其12逻辑功能。图5.3解：欧阳学创编欧阳学创编或PABBCACP22【】图5.4是由八选一数据选择器构成的电路，试写出当GG为各种不同的取值时的输出Y的表达式。10图5.4解：结果如表A5.4所示。表A5.41000011011BABAB【】用与非门实现下列逻辑关系，要求电路最简。解：卡诺图化简如图A5.5所示。图A5.5将上述函数表达式转换为与非式，可用与非门实现，图略。【】某水仓装有大小两台水泵排水，如图5.6所示。试设计一个水泵启动、停止逻辑控制电路。具体要求是当水位在H以上时，大小水泵同时开动；水位在、M之间时，只开大泵；水位在、L之间时，只开小泵；水位在L以下时，停止排水。（列出真值表，写出与或非型表达式，用与或非门实现，注意约束项的使用）图5.6解：1.真值表如表A5.6所示；欧阳学创编欧阳学创编表A5.6HML000001010011100101110111210001××10××××××112.卡诺图化简如图A5.6所示；图A5.63.表达式为或按虚线框化简可得。图略。FHML1【】仿照全加器设计一个全减器，被减数，减数，低位借位信号J，差，向高位的借位，要求：0列出真值表，写出、J的表达式；．用二输入与非门实现；．用最小项译码器74LS138实现；．用双四选一数据选择器实现。．解：1.设被减数为，减数为，低位借位为J，差为0，借位为。列真值表如表A5.7所示。表A5.7AB0000001010011100101110111DJ0011110110000011化简可得欧阳学创编欧阳学创编2.用二输入与非门实现的逻辑图见图A5.7(a)。3.用74LS138实现的逻辑图见图。4.用双四选一数据选择器实现的逻辑图见图A5.7(c)。(a)(b)(c)图A5.7【】设计一组合数字电路，输入为四位二进制码BBBB，当BBBB是BCD8421码时输出Y；否则32103210Y=0。列出真值表，写出与或非型表达式，用集电极开路门实现。解：1.根据题意直接填写函数卡诺图，如图A5.8(a)所示。化简为0的最小项，可得输出Y的与或非式2.用集电极开路门实现的逻辑图见图A5.8(b)。(a)(b)图A5.8【】试用最小项译码器74LS138和和一片74LS00实现逻辑函数解：本题有多种答案，答案之一如图A5.10所示，其余答案请同学自行设计。图A5.10欧阳学创编欧阳学创编【】试用集成四位全加器74LS283和二输入与非门实现BCD8421码到BCD5421码的转换。解：将BCD8421码转换为BCD5421码时，则前五个数码不需改变，后五个数码需要加，如表A5.11所示。表A5.11A30000000011A20000111100A10011001100A00101010101B30000000000B20000000000B10000011111B00000011111S30000011111S20000100001S10011000110S00101001010由表可得74LS283的加数低两位的卡诺图，见图所示。设BCD8421码输入为，则化简可得用74LS283和二输入与非门实现的逻辑图见图。(a)(b)图A5.11【】设计一个多功能组合数字电路，实现表5.1所示逻辑功能。表中C，C为功能选择输入信号；、B为10输入变量；F为输出。、列出真值表，写出F的表达式；欧阳学创编欧阳学创编、用八选一数据选择器和门电路实现。表5.1FABAB01AB1011AB解：1.输出F的表达式为2.用八选一数据选择器和门电路实现逻辑图如图A5.12所示。图中DDDD=；D=1；D；DD=B03471256图A5.12【】电路如图5.12(a)所示。1.写出G的表达式，列出真值表，说明它完成什么逻辑功能。2.用图5.12、所示电路构成五位数码比较器。(a)(b)图5.12解：1.输出函数表达式为该电路为一位数码比较器。2.将一位数码比较器的输出、、G接到74LS85的串行输入端即可。【】解：设合格为“”，通过为“”；反之为“”。根据题意，列真值表见表。欧阳学创编欧阳学创编表A5.14F00000101001110010111011100000111化简可得【5-13】某汽车驾驶员培训班进行结业考试，有三名评判员，其中A为主评判员，B和C为副评判员。在评判时，按照少数服从多数的原则通过，但主评判员认为合格，方可通过。用与非门组成的逻辑电路实现此评判规定。解：设合格为“”，通过为“”；反之为“”。根据题意，列真值表见表。表A5.14ABC000001010011100101110111F00000111化简可得【】分析图P5.16所示电路中，当ABCD只有一个改变状态时，是否存在竞争冒险现象？如果存在，都发生在其他变量为何种取值的情况下？图5.14、、、解：由图可知表达式为欧阳学创编欧阳学创编当=0且=1时：Y=AA当=1且=0时：Y+B当=1,=0或=0,B=D=1时：Y=C+C当=0,=1或=1,B=0时：+第6章触发器D【】已知由与非门构成的基本RS触发器的直接置“0”端和直接置“1”端的输入波形如图6.1所示，试画出触发器Q端和端的波形。Q图6.1解：基本RS触发器Q端和端的波形可按真值表确定，Q要注意的是，当和同时为“”时，Q端和端都等于RSQdd“1”。和同时撤消，即同时变为“1”时，Q端和RSQdd端的状态不定。见图6.1（）所示，图中Q端和端的最Q右侧的虚线表示状态不定。图6.1（）题6-1答案的波形图【】触发器电路如图6.2(a)所示，在图中画出电路的输出端波形，设触发器初态为。(a)(b)图6.2解：此题是由或非门构成的RS触发器，工作原理与由与非门构成的基本RS触发器一样，只不过此电路对输入触发信号是高电平有效。参照题6-1的求解方法，即可画出输出端的波形，见图。图6.2(c)【】试画出图6.3所示的电路，在给定输入时钟作用下的输出波形，设触发器的初态为“0”。图6.3解：见图6.3(b)所示，此电路可获得双相时钟。图6.3(b)欧阳学创编欧阳学创编【】分析图6.4所示电路，列出真值表，写出特性方程，说明其逻辑功能。图6.4解：1．真值表(=0时，保持；=1时，如下表）2．特性方程Qnn+13．该电路为锁存器（时钟型D触发器）。=0时，不接收D的数据；=1时，把数据锁存，但该电路有空翻。【】试画出在图6.5所示输入波形的作用下，上升和下降边沿JK触发器的输出波形。设触发器的初态为。图6.5解：见图6.5(b)所示。图6.5(b)【】试画出图P6.6(a)所示电路，在图6.6(b)给定输入下的Q端波形，设触发器初态为。(a)(b)图6.6解：见图6.6(b)所示。图6.6(b)【6-7】根据特性方程，外加与非门将D触发器转换为JK触发器，应如何实现？若反过来将JK触发器转换为D触发器，应如何实现？解：J-K触发器特性方程Qn1nnD触发器特性方程D触发器转换为J-K触发器（）所示。QDn1如图6.7nDJQJQnnn欧阳学创编欧阳学创编J-K触发器转换为D触发器，如图6.7（）所JDKD示。（）（）图6.7【】电路如图6.8(a)所示，触发器为维持阻塞型D触发器，各触发器初态均为。1．在图中画出CP作用下的QQ和Z的波形；012．分析Z与CP的关系。(a)(b)图6.8解：、CP作用下的输出QQ和Z的波形如下图；、01Z对CP三分频。【】电路如图6.9(a)所示，试在图中画出给定输入波形作用下的输出波形，各触发器的初态均为“0”；根据输出波形，说明该电路具有什么功能？(a)(b)图6.9解：输出波形图见图6.9(c)图6.9(c)【】电路如图6.10所示，试在图(b)中画出给定输入波形作用下输出端Q和Q的波形，设各触发器的初态01均为。(a)(b)图6.10解：输出波形图见图6.10(c)图6.10(c)欧阳学创编欧阳学创编【】电路如图6.11所示，试在图(b)中画出给定输入波形作用下输出端Q和Q波形，各触发器的初态均为01“0”(a)(b)图6.11解：见图所示。该电路A输入每出现一次下降沿，Q端就输出一个宽度等于时钟周期的脉冲。1图6.11(b)第7章时序逻辑电路【7-1】已知时序逻辑电路如图7.1所示，假设触发器的初始状态均为。(1)写出电路的状态方程和输出方程。(2)分别列出=0和=1两种情况下的状态转换表，说明其逻辑功能。(3)画出=1时，在CP脉冲作用下的Q、Q和输出Z的波形。12图7.1解：1．电路的状态方程和输出方程2．分别列出=0和=1两种情况下的状态转换表，见题表7.1所示。逻辑功能为当=0时，为2位二进制减法计数器；当=1时，为3进制减法计数器。3．=1时，在CP脉冲作用下的Q、Q和输出Z的波形如图7.1(b)12所示。题表7.1图7.1(b)X=1【7-2】电路如图7.2所示，假设初始状态QQ2121QQQ=000。abc0011100100(1)写出驱动方程、列出状态转换表、画出完整的状态转换图。100100(2)试分析该电路构成的是几进制的计数器。图7.2欧阳学创编欧阳学创编解：．写出驱动方程2．写出状态方程3．列出状态转换表见题表7.2，状态转换图如图所示。4．由FF、FF和FF构成的是六进制的计数器。abc【】在二进制异步计数器中，请将正确的进位端或借位端（Q或）Q填入下表解：题表7-3【】电路如图7.4(a)所示，假设初始状态QQQ。2101.试分析由FF和FF构成的是几进制计数器；102.说明整个电路为几进制计数器。列出状态转换表，画出完整的状态转换图和CP作用下的波形图。(a)(b)图7.4解：1、由FF和FF构成的是三进制加法计数器（过程从略）102、整个电路为六进制计数器。状态转换表（略），完整的状态转换图和CP作用下的波形图如下图。【7-5】某移位寄存器型计数器的状态转换表如表7.5所示。请在图7.5中完成该计数器的逻辑图，可以增加必要的门电路。要求：写出求解步骤、画出完整的状态转换欧阳学创编欧阳学创编图。（Q为高位）7.5Qn+1QQQn+1QQn+1QQn+1Q3210DQQn13210电路图如下图。654321SR(a)(b)7.6解：波形图如图7.6(b)所示。DCBA图(b)欧阳学创编欧阳学创编[QQQQ]=67891011121314156画出对应CP的输出QQQQ的波形和状态转换图（采用二进制码的形式、Q为高位）。a2.按QQQb顺序电路给出的是什么编码？adcdca1状态转换图为adc3.按QQbQ顺序电路给出的编码如下dca0000→→→→→→→→0111→1001→(c)计数器；欧阳学创编欧阳学创编进制计数器；图，是37进制计数器。【7-11】图7.12所示为一个可变进制计数器。其中74LS138为3线/8线译码器，当S=1且时，进行SS0123译码操作，即当AAA从000到111变化时，依次被Y~Y21017选中而输出低电平。74LS153为四选一数据选择器。试问当MN为各种不同取值时，可组成几种不同进制的计数器？简述理由。图7.11解：4个JK触发器构成二进制加法计数器，当计数到[QQQQ]=10000时，74LS138满足使能条件，对4321[QQQ的状态进行译码，译码器的输出Y经过4选1数321据选择器74LS153，在[的控制下，被选中的Y信号，以低电平的形式对计数器清零。不同的]即可改变图7.11所示电路的计数进制，具体见下表。MN00011011八九第8章存储器【】填空1．按构成材料的不同，存储器可分为磁芯和半导体存储器两种。磁芯存储器利用来存储数据；而半导体存储器利用来存储数据。两者相比，前者一般容量较；而后者具有速度的特点。2．半导体存储器按功能分有和两种。3．ROM主要由和两部分组成。按照工作方式的不同进行分类，ROM可分为、和三种。欧阳学创编欧阳学创编4．某EPROM有8条数据线，13条地址线，则存储容量为。5．DRAM速度SRAM，集成度SRAM。6．DRAM是，工作时（需要，不需要）刷新电路；SRAM是，工作时（需要，不需要）刷新电路。7.FIFO的中文含义是。解：1．正负剩磁，器件的开关状态，大，快。2．，。3．地址译码器，存储矩阵，固定内容的ROM、PROM，EPROM三种。4．2×。135．低于，高于。6．动态，需要；静态，不需要。7．先进先出数据存储器。【】图8.2是16×4位，AAAA为地址输入，3210DDDD为数据输出，试分别写出D、D、D和D的逻32103210辑表达式。图8.2解：【】用16×4位ROM做成两个两位二进制数相乘欧阳学创编欧阳学创编（AA×BB）的运算器，列出真值表，画出存储矩阵的1010阵列图。解：图8.3【】由一个三位二进制加法计数器和一个ROM构成的电路如图8.4(a)所示．写出输出F、F和F的表达式；123．画出CP作用下F、F和F的波形（计数器的初态123为”“）(a)(b)图8.4解：FQQQQQQQ110212101．FQQQQQQQQQ2210210210FQQ3102．图8.4（）【】用ROM实现全加器。解：图8.5第9章可编程逻辑器件及Verilog语言【】简述CPLD与FPGA的结构特点？欧阳学创编欧阳学创编解：CPLD采用了与或逻辑阵列加上输出逻辑单元的结构形式；而FPGA的电路结构由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。CPLD属于粗粒结构，FPGA属于细粒结构。CPLD是基于乘积项的可编程结构，而在FPGA中，其基本逻辑单元LE是由可编程的查找表（，Look-Up）构成的，LUT本质上就是一个。【】简述手工设计与PLD设计的流程？解：答：手工设计：第一步，设计电路，画出逻辑图；第二步，选择逻辑元器件。第三步，进行正确的连线。PLD的设计流程：首先根据设计要求写出相应的逻辑表达式，画出设计草图，接着在计算机上利用PLD软件通过原理图输入方式或硬件描述语言（）输入方式输入逻辑设计描述，经计算机仿真验证后，下载到PLD器件中，最后再通过外部实际输入输出对设计进行验证。【】用PLD器件实现的电路仿真结果如图9.4所示，请指出电路的功能。欧阳学创编欧阳学创编(a)(b)(c)图9.4解：图P9.4(a)为二选一数据选择器，图P9.4边沿型D触发器，图P9.4为电平触发D触发器。【】Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。modulecount(out,data,load,reset,clk);output[7:0]out;input[7:0]data;inputload,clk,reset;reg[7:0]out;always@(posedgeclk)beginif(!reset)out=8'h00;elseif(load)out=data;elseout=out-1;endendmodule解：欧阳学创编欧阳学创编Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。modulecount(out,data,load,reset,clk);output[7:0]out;input[7:0]data;inputload,clk,reset;reg[7:0]out;always@(posedgeclk)beginif(!reset)out=8'h00;elseif(load)out=data;elseout=out-1;endendmodule【】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进行仿真。moduleyima(A,EN,Y);output[7:0]Y;input[2:0]A;inputEN;reg[7:0]Y;wire[3:0]temp={A,EN};欧阳学创编欧阳学创编alwayscase(temp)4'b0001:Y=8'b00000001;4'b1001:Y=8'b00000010;4'b0101:Y=8'b00000100;4'b1101:Y=8'b00001000;4'b0011:Y=8'b00010000;4'b1011:Y=8'b00100000;4'b0111:Y=8'b01000000;4'b1111:Y=8'b10000000;default:Y=8'b11111111;endcaseendmodule解：3输入8输出译码器。仿真波形图见P9.5(a)，仿真电路图见P9.5(b)。(a)仿真波形图(b)仿真电路图图9.5【】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进行仿真。moduleoutput[2:0]A;欧阳学创编欧阳学创编input[7:0]Y;reg[2:0]A;wire[7:0]temp=Y;alwayscase(temp)8'b00000001:A=3'b000;8'b00000010:A=3'b100;8'b00000100:A=3'b010;8'b00001000:A=3'b110;8'b00010000:A=3'b001;8'b00100000:A=3'b101;8'b01000000:A=3'b011;8'b10000000:A=3'b111;defaultA=3'b000;endcaseendmodule解：8输入3输出编码器。仿真波形图见P9.6(a)，仿真电路图见P9.6(b)。（）仿真波形图(b)仿真电路图图P9.6【】用Verilog写出60进制计数器的程序，并进行仿真欧阳学创编欧阳学创编extextwt=0.7RC=0.71010310010-9=0.7msw画出在图（）所示输入u作用下的u和u的波iCO若u的低电平维持时间为，要求暂稳态维持时iw(a)图10.21、工作原理（略）；、暂稳态维持时间t；w、u和u的波形如下图：co4若u的低电平维持时间为，要求暂稳态维持时间tiw欧阳学创编欧阳学创编1．555定时器构成的是那种脉冲电路？2．在图10.3（）中画出u、u、u的波形；c01023．计算u和u的频率。0102（）（b）图10.3解：1、555定时器构成多谐振荡器、uuu的波形c,o1,o21、u的频率f=u的频率f=158H316Ho11o22z45z【】由555定时器构成的电路如图10.4所示，其中。回答下列问题：、V5VU4VCCS1.说明由555定时器构成的电路名称。2.如果输入信号u如图10.4所示，画出电路输出iu的波形。o(a)(b)图10.4解：1.该电路为555定时器构成的施密特触发器。………..................…(3分)2.由电路图可知，电路的阈值电压为在给定输入u信号条件下，电路输出u的波形如图io10.4(b)所示。......…(3分)图10.4(b)【10-5】由555定时器构成的施密特触发器如图10.5（）所示。1．在图（）中画出该电路的电压传输特性曲线；欧阳学创编欧阳学创编2．如果输入u为图（）的波形；所示信号，对应画i出输出u的波形；O3．为使电路能识别出u中的第二个尖峰，应采取什i么措施？4．在555定时器的哪个管脚能得到与3脚一样的信号，如何接法？（）（）（）图10.5图10.5(b)解：1．见图10.5(b)所示。2.见图10.5(c)所示。3.为使电路能识别出u中的第二个尖峰，应使5脚接I3V左右控制电压，降低阈值。4.7脚，在7脚与电源间接上拉电阻。【】由555定时器构成的电子门铃电路如图10.6所示，按下开关S使门铃Y鸣响，且抬手后持续一段时间。1.计算门铃鸣响频率；2.在电源电压V不变的条件下，要使门铃的鸣响时间延长，可改变电路中哪个元件的参数？CC3.电路中电容C和C具有什么作用？23图10.6解：1.已知555定时器构成多谐振荡器，门铃振荡频率为2.R和C构成放电回路，使两个参数增大，可延长34放电时间常数。RC343.电容C具有滤波作用，抑制电源中的高频干扰；2欧阳学创编欧阳学创编电容C具有“通交流、阻断直流”作用。3【10-7】图10.7为由两个555定时器接成的延时报警器，当开关S断开后，经过一定的延迟时间t后扬声器开始发d出声音。如果在迟延时间内闭合开关，扬声器停止发声。在图中给定的参数下，计算延迟时间t和扬声器发出声音d的频率。图10.7解：延迟时间t1.1RC11s扬声器发出声音的频率d第11章数模与模数转换器【】填空1．8位D/A转换器当输入数字量只有最高位为高电平时输出电压为若只有最低位为高电平，则输出电压为。若输入为10001000，则输出电压为。2．A/D转换的一般步骤包括、、和。3．已知被转换信号的上限频率为10kH，则A/D转Z换器的采样频率应高于。完成一次转换所用时间应小于。4．衡量A/D转换器性能的两个主要指标是和。5．就逐次逼近型和双积分型两种A/D转换器而言，抗干扰能力强；转换速度快。解：欧阳学创编欧阳学创编1．40mV，5.32V。2．采样，保持，量化，编码。3．20kHz，。50μs4．精度，速度。5．双积分型，逐次逼近型。【11-2】对于一个8位D/A转换器，若最小输出电压增量为，试问当输入代码为01001101时，输出电压uo为多少伏？若其分辨率用百分数表示是多少？解：输出电压U；分辨率为1/（2）。8o【】图11.3为一个由四位二进制加法计数器，D/A转换器，电压比较器和控制门