时序逻辑电路的分析

时序逻辑电路的分析第一页，共七十七页，2022年，8月28日1Chapter5.本章任务

1学习时序逻辑电路的分析方法；２学习时序逻辑电路的设计方法；３学习中规模集成电路的应用；计数器、寄存器、移位寄存器、顺序脉冲发生器等第二页，共七十七页，2022年，8月28日5.1时序逻辑电路概述时序逻辑电路定义：时序逻辑电路是一种在任何时刻的输出,不仅取决于该时刻电路的输入,而且与电路过去的输入有关的逻辑电路.因此时序逻辑电路必须具有存储功能.第三页，共七十七页，2022年，8月28日时序逻辑电路的特点1.除了有组合逻辑电路以外,还有存储电路,(由F.F.组成)具有记忆过去输入信号的能力2.存储电路的状态反馈到输入端与输入信号共同决定其组合电路部分的输出.第四页，共七十七页，2022年，8月28日1.两个简单的时序逻辑电路的结构时序逻辑=存储元件+组合逻辑111第五页，共七十七页，2022年，8月28日时序逻辑=组合逻辑电路+存储元件

第六页，共七十七页，2022年，8月28日2.时序逻辑电路的结构组合逻辑

存储逻辑XiYkZmWL（1）时序逻辑电路的简化结构框图第七页，共七十七页，2022年，8月28日（2）时序逻辑电路的描述方法(1)输出方程:Y(tn)=F[x(tn),w(tn)](2)驱动方程:w(tn+1)=H[Z(tn),W(tn)](3)状态方程:z(tn)=G[x(tn),w(tn)]第八页，共七十七页，2022年，8月28日时序逻辑电路的结构框图的另一种形式

（有存储元件输出的）Comb.LogicMemoryLogicQnXiYkZmwL第九页，共七十七页，2022年，8月28日3.时序逻辑电路的两种类型Mealy型状态机输出不仅与记忆状态有关，而且与当前输入有关。输出方程：y(tn)=F[x(tn),w(tn)]1.Mealy型时序逻辑电路(状态机)的框图第十页，共七十七页，2022年，8月28日Mealy型状态机描述方法状态方程：状态=F(记忆的当前状态,输入信号);输出方程：输出=G(记忆的当前状态,输入状态);第十一页，共七十七页，2022年，8月28日（2）Moore(摩尔)型状态机框图Moore型状态机输出只与当前记忆状态有关，与输入无关。输出方程：y(tn)=F[w(tn)]第十二页，共七十七页，2022年，8月28日Moore型状态机描述方程:输出=G(当前记忆状态);第十三页，共七十七页，2022年，8月28日4.时序逻辑电路的特点与组合逻辑电路相比，时序逻辑电路有如下两个特点：（1）有存储功能的电路（2）状态反馈到组合电路输入第十四页，共七十七页，2022年，8月28日（1）同步时序逻辑电路（2）异步时序逻辑电路时序逻辑电路分类:第十五页，共七十七页，2022年，8月28日同步时序逻辑电路NextStateLogic-FSTATEMemoryOutputLogic-GclkexcitationCurrentstateOutputPipelineMemoryClksignalclkinputPipe-lineoutput复杂Mealy型状态机的流水线输出方式。输出信号从记忆元件得到。并且输出存储元件也受时钟控制。第十六页，共七十七页，2022年，8月28日1.时序逻辑电路分析的目的:①

求时序逻辑电路的状态方程；②得到时序逻辑电路的输出方程；③分析电路的性能。5.2同步时序逻辑电路分析第十七页，共七十七页，2022年，8月28日2.时序逻辑电路的分析步骤(1).由给定的时序电路写出:①各F.F.含有时钟意义的特性方程;②激励方程(或驱动方程)即F.F.驱动信号表达式;③电路的输出方程.(2).将各驱动方程代入对应F.F.的特性方程,求各F.F.的状态方程;并标明时钟条件,从而得到整个时序电路的状态方程组;(3).由状态方程和输出方程得出该电路的状态转换真值表并检查电路能否自启动;(4).根据状态转换真值表画出状态转换图和时序图;(5).分析电路的功能.第十八页，共七十七页，2022年，8月28日3.Mealy型同步时序电路的分析第十九页，共七十七页，2022年，8月28日驱动方程：D0=Q0nEn+Q0nEnD1=Q1nEn+Q1nQ0nEn+Q1nQ0nEn次态方程：Q0n+1=D0

Q1n+1=D1状态方程：Q0n+1=(Q0n⊕

En)↑cpQ1n+1=(Q1nEn+Q1nQ0nEn+Q1nQ0nEn)↑cp00111111101010010101000010EnQ1nQ0nQ1n+1Q0n+1S1S2S3S0由状态方程可得状态转换表：设初始状态：Q1nQ0n=00第二十页，共七十七页，2022年，8月28日状态转换图S0S2S3S1En=1En=1En=1En=1(F)Max=1En=1Max=0En=1En=1Max=0Max=0输出方程：F=Q1Q0En=1只有在En=1，Q1Q0=11时，F=1第二十一页，共七十七页，2022年，8月28日同步Moore型时序逻辑电路时钟方程：cp0=cp1=cp驱动方程：J0=Q1K0=1J1=Q0K1=1输出方程：B=Q1将驱动方程带入J-KFF的特性方程：Qn+1=JQ+KQ得到状态方程：Q0n+1=Q1nQ0n(↓)Q1n+1=Q1nQ0n(↓)1100011011101110状态转换图：时序波形图：00(4)00010(3)11001(2)00100(1)B=Q1Q1n+1Q0n+1Q1nQ0n输入cp数状态转换表：设初始状态为Q1nQ0n=00第二十二页，共七十七页，2022年，8月28日例2.同步Moore型时序逻辑电路第二十三页，共七十七页，2022年，8月28日电路的状态转换图第二十四页，共七十七页，2022年，8月28日电路的时序图第二十五页，共七十七页，2022年，8月28日例3.同步Mealy型时序逻辑电路第二十六页，共七十七页，2022年，8月28日状态转换图第二十七页，共七十七页，2022年，8月28日

5.3异步时序逻辑电路的分析:异步时序逻辑电路的特殊问题:1.异步时序电路中,F.F.时钟不是全部接于同一CLK脉冲源,因此电路的状态方程必须将每个F.F.的时钟信号作为一个变量写入;2.此状态方程所表示的逻辑功能只有在它的CLK输入触发信号到来时才起作用,并且只有F.F.边沿到来时状态方程才成立,这决不是一个CLK变量与其它变量相与的逻辑关系.第二十八页，共七十七页，2022年，8月28日同步与异步时序电路的差别从电路的结构上看，有一个以上的CLK信号，用前面的FF输出作为后面FF的CLK信号。每个FF的状态只与它的输入信号和连的CLK信号有关。

第二十九页，共七十七页，2022年，8月28日例1.分析下述逻辑电路的功能F.F.1F.F.2F.F.3(1)时钟方程：cp1=cp3=cpcp=Q1(↓)(2)时序电路的输出为Q3Q2Q1(3)各FF的驱动方程：

J1=Q3J2=1J3=Q2Q1K1=1K2=1K3=1(4)将驱动方程分别代入J-KFF的特性方程：

Qn+1=JQn+KQn得：Q1n+1=Q3nQ1n(cp1↓)Q2n+1=Q2n(cp2↓)

Q3n+1=Q3nQ2nQ1n(cp3↓)电路状态转换真值表000001010011100状态转换图第三十页，共七十七页，2022年，8月28日异步时序逻辑电路（详见书上例）第三十一页，共七十七页，2022年，8月28日5.4移位寄存器概述：本章将学习寄存器和移位寄存器的概念和工作原理其中移位寄存器：74LS95；双向移位寄存器：74LS1941.移位寄存器的分类：(1).串行输入/串行输出移位寄存器(2).串行输入/并行输出移位寄存器(3).并行输入/串行输出移位寄存器(4).并行输入/并行输出移位寄存器(5).双向移位寄存器(6).移位寄存器的应用第三十二页，共七十七页，2022年，8月28日2.数据寄存器（74LS175)

电路形式：由4位D-FF组成，D0~D3是数据输入端，Q0~Q3是数据输出端。因此是并行输入、并行输出。两个控制输入端cp，RD。工作原理：(1)存储数据之前，RD要对4位D-FF清零。(2)然后在cp后沿，D-FF将数据锁存入D-FFQ0~Q3。例如：存储DATAD0~D3=0101RD:cp:使Q0~Q3=01010101001174LS175的逻辑图第三十三页，共七十七页，2022年，8月28日3.用D触发器构成的移位寄存器电路结构：4位D-FF串行连接，输入信号(Data)从最左端的Di端输入。输出有两种形式：(1)从D0端逐位输出，又称串行输出。(2)从Q0~Q3输出，又称并行输出。电路分析：Di输入的数据，在cp上升沿作用下,逐位向左移动，经过4个脉冲，将把输入的第1个数传送到输出D0。10111011011101110111011101111111011011011电压波形第三十四页，共七十七页，2022年，8月28日移位寄存器(1)电路形式：电路接成串行移位右移，并行输入，并行输出。(2)工作原理：当方式控制M=1时，允许数据以并行方式输入，在cp2作用下，并行存入J-KFF，并以并行方式输出Data.Q0~Q3。当M=0时，并行输入被禁止，允许串行输入到J-KFF，在cp1作用下逐位右移。因为图中J-KFF接成D-FF形式，故此：D=DiM+s·M，时钟：cp=M·clk1+M·clk2M=1并行输出M=0串行输出74LS95右移移位寄存器第三十五页，共七十七页，2022年，8月28日5.674LS194双向移位寄存器R/L(1)电路形式：为了使74LS95能向左移位，将QD接到C输入，QC接到B输入，QB接到A输入端，就可实现双向移动。(2)双向移位：当R/L=1时，右移；当R/L=0时，左移。(3)电路中D-FF的驱动方程：Di=[R/L·Qi+1+R/L·Qi-1](cp↑)=1右移=0左移第三十六页，共七十七页，2022年，8月28日(4)用74LS194实现8位双向移位寄存器右移输入左移输入第三十七页，共七十七页，2022年，8月28日5.7计数器1.计数器概述:定义:连接在一起能够完成数据计数操作的一组触发器叫作计数器。模:用于技术的触发器数及它们的连接方式，决定可能计数的状态数称作模。计数器完成一个计数周期就指定了状态序。第三十八页，共七十七页，2022年，8月28日2.计数器的分类根据时钟信号连接方式的不同，计数器分两大类:(1)异步计数器:

又叫波纹计数器。第一个FF由外接时钟同步，后续FF的每一个却由前面的触发器输出，作为它的同步时钟。(2)同步式计数器:

时钟信号接到所有的FF上，使FF在时钟脉冲作用下同步翻转。在这两大类计数器中，计数方式主要与状态数、态序和FF的数量有关。第三十九页，共七十七页，2022年，8月28日3.具体的计数器件74LS934位二进制计数器74LS160同步十进制(加法)计数器74LS1614位同步二进制计数器74LS1634位二进制计数器,有同步复位74LS190单时钟同步,十进制加减(可逆)计数器74LS191模16二进制可逆计数器74LS193双时钟同步,模16可逆计数器74LS290十进制计数器(2-5-10异步计数器)第四十页，共七十七页，2022年，8月28日5.8异步计数器1.异步计数器的概念：异步计数器中的触发器不会同时改变状态，因为它们没有共同的时钟脉冲第四十一页，共七十七页，2022年，8月28日2.三位异步二进制计数器第四十二页，共七十七页，2022年，8月28日Q0:2分频Q1:4分频Q2:8分频Q2Q1’Q0波形图第四十三页，共七十七页，2022年，8月28日3.四位异步十进制计数器Rd(1)最大模的概念：计数器使用4位FF，每个FF允许两种状态，即Q=1，Q=0，共有16种组合方式。如真值表，因此4个FF最大值为16，叫做M=16(模16最大模)(2)截短原理：欲实现十进制计数器，因此将模16截短成模十，计数状态从0~9(1001)截去6个计数状态，成为十进制M=10计数器。计数器接线方式改为:Q3Q2Q1Q0=1010即Q3=Q1=1Q2=Q0=0。取Q3Q1的输出，用NAND门译码，得到一个负脉冲，使Rd有4个FF全被清零。这种方法要部分译码，直接复位清零法。

12345678910CPQ0Q1Q2Q3起译码作用第四十四页，共七十七页，2022年，8月28日4位异步模12计数器

(采用部分译码，部分反馈复位法)因为电路中的J-KFF全接成T-FF形式，J=K=1，所以4位T-FF属二进制计数方式，模12计数器。CPQ3Q2Q1Q0000001000111101112110015111112个状态循环正常的次态第四十五页，共七十七页，2022年，8月28日4位异步二进制计数器(74LS93)电路特点：74LS93是一个MSI.模2×8进制计数器。从电路形式上看，第1个FF为2进制，第2~4个FF是8进制计数器。采用两个时钟脉冲CPA，CPB，有2个复位输入端，为方便灵活使用。第四十六页，共七十七页，2022年，8月28日74LS93应用用74LS93构成模16计数器。将QA(第一级FF输出)作为CPB使用，成为模16计数器。用74LS93构成模10计数器。接成模10计数器，取QDQCQBQA=1010中的QD=QB=1，反馈到Rd1，Rd2，译码清零。第四十七页，共七十七页，2022年，8月28日用74LS93实现模12计数器计数到QDQCQBQA=1100，其中QD=QC=1，将QD，QC接回到Rd1、Rd2反馈清零，得到模12计数器。第四十八页，共七十七页，2022年，8月28日5.9同步计数器1.同步计数器概念：计数器所有FF受同一个CP脉冲信号控制，同时翻转。2.三位二进制模8同步计数器：(1)电路特点：用3个J-KFF，每个J-KFF都接成T-FF形式。因此形成二进制计数器。其中FF2的输入端，当Q1Q0=11时，经过AND门使J2=K2=1才使T-FF翻转。第四十九页，共七十七页，2022年，8月28日3.四位同步二进制计数器(模16)(1)电路特点：前3位FF与3位模8同步计数器相同。第4级FF3在计数到Q2Q1Q0=111时，使J2=K2=1，才会在CP的后沿到来时翻转。(2)1#AND门输出：在Q1Q0=11时，J2=K2=1，FF2翻转。

2#AND门输出：在Q2Q1Q0=111时，J3=K3=1，FF3翻转。第五十页，共七十七页，2022年，8月28日4.四位同步十进制计数器(BCD码十进制计数器)Positiveedge-triggering(1)电路特点：利用J3=K3=Q3Q2Q1Q0+Q3Q2Q1Q0实现同步十进制计数器的原理。(0111)2=7(1001)2=9向上连续计数截短(2)工作原理分析：利用LOAD装入不同的初始数，实现任意计数器。利用CLR实现任意进制计数器。第五十一页，共七十七页，2022年，8月28日5.10MSI计数器（1）功能介绍及特点：掌握MSI计数器控制端的功能及作用（2）74LS163:4位同步二进制计数器1.MSI4位同步二进制计数器(74LS163)第五十二页，共七十七页，2022年，8月28日

345674LS163---TC=15

1514131211D0D1D2D3Q0Q1Q2Q3RCOCLKCLRLOADENTENP191072LOAD——置数输入控制，低电平有效。在它的控制下，可以为计数器置入任何初始数值，实现任意进制，任意初始状态计数。CLK——清零端，低电平有效。ENP——并行输入数据使能，高电平有效。ENT——进位输出端使能，高电平有效。RCO——计数器进位输出。第五十三页，共七十七页，2022年，8月28日74LS163工作波形图CLRLoadclkENPENTQ0Q1Q2Q3RCO0011第五十四页，共七十七页，2022年，8月28日（3）74LS163的应用1.用于模16计数器;2.实现模11计数器，基数态序为5,6,……15.3.实现模11计数器，基数态序为0,1,2,……10.4.实现余3码十进制计数器;5.级联计数器第五十五页，共七十七页，2022年，8月28日例1.用74LS163接成M=16计数器

345674LS163---TC=15

1514131211D0D1D2D3Q0Q1Q2Q3RCOCLKCLRLOADENTENP191072+5vR第五十六页，共七十七页，2022年，8月28日例2.用74LS163实现的M=11计数器

(计数序数为5,6,……15)

345674LS163---TC=15

1514131211D0D1D2D3Q0Q1Q2Q3RCOCLKCLRLOADENTENP191072+5vR利用LD=0置入初始数5=(1001)2。RCO计数器输出经反相门，使计数器置数0101，CP脉冲到来后，开始计数。第五十七页，共七十七页，2022年，8月28日例3.用74LS163实现M=11计数器

(计数态序为0,1,2,……10.)

345674LS163---TC=15

1514131211D0D1D2D3Q0Q1Q2Q3RCOCLKCLRLOADENTENP191072+5V利用清零输入端CLR=0清零，计数初始状态为Q3Q2Q1Q0=0000计数到1010=Q3Q2Q1Q0NAND门利用Q3=Q1=1，部分译码，使计数器清零。第五十八页，共七十七页，2022年，8月28日例4.用74LS163实现余3码十进制计数器

345674LS163---TC=15

1514131211D0D1D2D3Q0Q1Q2Q3RCOCLKCLRLOADENTENP191072+5V利用NAND实现部分译码反馈置数方法。LD=0.置入D3D2D1D0=0011，计数态序为3,4,……1,2,3,4…第五十九页，共七十七页，2022年，8月28日…以上是单片MSI计数器实现的任意进制计数，计数范围：m(计数器的模)<M(MSI的最大模)下面的例子是用2片或多片MSI实现任意进制计数，计数范围：m>M…第六十页，共七十七页，2022年，8月28日

例5.用74LS163组成M=256进制计数器

(两片74LS163级联16×16=256)

CLRCLKCNTENLOADLoworderHighorder“1”第六十一页，共七十七页，2022年，8月28日例6.模193计数器使用2个芯片计数器计到255时，RCO2输出为高，在G=0的情况下，NAND输出为低，LD=0，装入新的数，为(00111111)2=(63)10第六十二页，共七十七页，2022年，8月28日2.MSI74LS160

(同步BCD十进制计数器)

345674LS160---TC=9

1514131211D0D1D2D3Q0Q1Q2Q3RCOCLKCLRLOADENTENP19107274HC160/74LS160：74XX160是8421BCD码10进制计数器。ENP——并行输入使能ENT——计数输出使能第六十三页，共七十七页，2022年，8月28日5.11可逆计数器1.波纹减法计数器2.同步减法计数器3.同步可逆计数器第六十四页，共七十七页，2022年，8月28日1.异步减法计数器CLK与异步加法计数器一样，使用前级FF的输出作为后级触发器的CP脉冲信号。不同的是减法计数使用Qi-1端作为时钟信号。使用Qi-1的下降沿。计数的最终值是0，然后再循环计数。

076543210CPQ0Q1Q2第六十五页，共七十七页，2022年，8月28日2.同步减法计数器012同步3位二进制减法计数器的电路结构与同步3位二进制加法计数器相似，不同的是，减法计数器用Q1,Q0。作为FF2的J-K输入端的引导控制，在J2=K2=1时，FF2在统一时钟信号作用下翻转，做减法。第六十六页，共七十七页，2022年，8月28日3.同步可逆计数器(二进制)CLKQ2Q1Q0思路：由同步2位二进制加法计数器和减法计数器联想，会发现，若使3位二进制计数器，既可做加法，又可做减法，只需将两个电路结合起来，控制J,K端的导引门，加入一个或门，既可控制计数器做加法，又可控制计数器做减法。图为3位二进制可逆计数器为了控制计数器既可做加法又可做减法，在计数器输入端加使能控制UP/DOWN。当UP=1时，做加法；当DOWN=0时，做减法。第六十七页，共七十七页，2022年，8月28日4.三位同步可逆计数器h.y.p.91zUPDownQ0UPQ0DownQ2第六十八页，共七十七页，2022年，8月28日5.MSI可逆十进制计数器(74LS190)U/D——控制计数方向。0:加计数；1:减计数。LD——置数输入端。为0时，置数输入。MAX/MIN——计数结束时，输出高电平。加计数时，计数最大值为1001；减计数时，计数最小值0000。RCO——与MAX/MIN一起产生的波纹计数时钟输出。CTEN——当多个计数器级联时，用CTEN命令计数器计数使能。第六十九页，共七十七页，2022年，8月28日5.12级联计数器级联计数器中几个值得注意的问题:1.二进制计数器的连接:总的计数模数