数字电路时序模块

数字电路时序模块第一页，共八十七页，2022年，8月28日第一节计数器按进位方式，分为同步和异步计数器。按进位制，分为模二、模十和任意模计数器。按逻辑功能，分为加法、减法和可逆计数器。按集成度，分为小规模与中规模集成计数器。用来计算输入脉冲数目见P350(老版P347）一、计数器的分类第二页，共八十七页，2022年，8月28日二、对计数器电路的基本要求（1）能够对输入的时钟信号进行计数，并能以并行方式输出计数结果。（2）必须保证能对记录下每一个时钟脉冲。（3）可以同步或异步方式计数。（4）能够对计数器进行同步或异步复位（把计数器设置为0）。（5）能够以并行方式对计数器进行数据输入，也叫做预设或初始化。（6）可提供计数器内数据的并行读出，并根据要求提供三态输出控制（三态输入输出是指数据输入输出端是否具有三态功能，这对形成总线十分必要）。（7）一般计数器记录二进制数据的长度为8位、16位和32位。（8）计数器的工作时钟应当是边沿有效，以保证数据正确。

第三页，共八十七页，2022年，8月28日三、中规模计数器（三）中规模异步计数器（二）四位二进制可逆计数器（一）四位二进制同步计数器第四页，共八十七页，2022年，8月28日（一）四位二进制同步计数器1.四位二进制同步计数器CT741612.CT74161功能扩展第五页，共八十七页，2022年，8月28日1.四位二进制同步计数器CT74161

四个主从J-K触发器构成(1)逻辑符号DA:高位低位CP:时钟输入，上升沿有效。R:

异步清零，低电平有效。LD:

同步预置，低电平有效。QD

QA:高位低位P、T：使能端，多片级联。讲义P349QCC：进位输出端。第六页，共八十七页，2022年，8月28日输入 输出CP R LD P(S1) T(S2) ABCDQAQBQCQDФ 0 Ф Ф Ф ФФФФ 0000↑ 1 0 Ф Ф ABCD

ABCDФ 1 1 0 Ф ФФФФ保持Ф 1 1 Ф 0 ФФФФ 保持↑

1 1 1 1 ФФФФ 计数CT74161功能表第七页，共八十七页，2022年，8月28日1)异步清除：当R=0，输出“0000”状态，与CP无关。2)同步预置：当R=1，LD=0，在CP上升沿时，输出端反映输入数据的状态。3)保持：当R=LD=1时，各触发器均处于保持状态。4)计数：当LD=R=P=T=1时，按二进制自然码

计数。若初态为0000,15个CP后，输出为

“1111”，进位QCC=TQAQBQCQD=1。第16个CP作用后，输出恢复到0000状态，QCC=0。

(2)功能1.四位二进制同步计数器CT74161

第八页，共八十七页，2022年，8月28日74LS161波形图第九页，共八十七页，2022年，8月28日输入 输出CP R LD P(S1) T(S2) ABCD QAQBQCQDФ 0 Ф Ф Ф ФФФФ 0000↑ 1 0 Ф Ф ABCD

ABCDФ 1 1 0 Ф ФФФФ 保持Ф 1 1 Ф 0 ФФФФ 保持↑

1 1 1 1 ФФФФ 计数↑2.四位二进制同步计数器CT74163

CT74163功能表CT74161功能表第十页，共八十七页，2022年，8月28日

CT74163采用同步清零方式：当R=0时，且当CP的上升沿来到时,输出QDQCQBQA才全被清零。(1)外引线排列和CT74161相同。(2)置数，计数，保持等功能与CT74161相同。(3)清零功能与CT74161不同。2.四位二进制同步计数器CT74163

特点：第十一页，共八十七页，2022年，8月28日连接成任意模M的计数器(1)同步预置法(2)反馈清零法(3)多次预置法3.74161应用电路（P359、P441）第十二页，共八十七页，2022年，8月28日态序表

计数输出NQDQCQBQA0 0110101112100031001410105101161100711018111091111例1:设计一个M=10的计数器。解:方法一采用后十种状态0110QCC=10(1)同步预置法0110第十三页，共八十七页，2022年，8月28日(1)同步预置法例1:设计一个M=10的计数器。011000000000100100011010001010110111101111000111010011010101111001101解:画出全状态转换图第十四页，共八十七页，2022年，8月28日态序表

计数输出NQDQCQBQA0 0000100012001030011401005010160110701118100091001例2:设计一个M=10的计数器。方法二:采用前十种状态000010010(1)同步预置法仿真74161计数器.msm0000第十五页，共八十七页，2022年，8月28日(1)同步预置法例2:设计一个M=10的计数器。0000100100000方法二:采用前十种状态0000000100100011010001010110111101111000111010011010101111001101全状态转换图：第十六页，共八十七页，2022年，8月28日例3:同步预置法设计M=24计数器。00011000010000000（24）10=（11000）2需两片初态为：00000001终态：00011000第十七页，共八十七页，2022年，8月28日连接成任意模M的计数器(1)同步预置法(2)反馈清零法(3)多次预置法3.74161应用电路

第十八页，共八十七页，2022年，8月28日例1:分析图示电路的功能。0 0000100012001030011401005010160110701118100091001101010111011121100

采用CT741610000011（2）反馈清零法态序表

NQDQCQBQAM12仿真第十九页，共八十七页，2022年，8月28日态序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001采用CT74161例2:设计一模9计数器。00000（2）反馈清零法第二十页，共八十七页，2022年，8月28日例3:设计一M=12计数器。态序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001101010111011121100 采用CT7416100000仿真（2）反馈清零法提问：采用74163如何实现第二十一页，共八十七页，2022年，8月28日连接成任意模M的计数器（1）同步预置法（2）反馈清零法（3）多次预置法3.CT74161应用电路

第二十二页，共八十七页，2022年，8月28日M=10计数器态序表

NQDQCQBQA0 0000(3)多次预置法例:分析电路功能。20101301104011151000711018111091111

101006110000100011第二十三页，共八十七页，2022年，8月28日作业题P385(老版P386)5-4、5-5、P456(老版P460)习题6-2、第二十四页，共八十七页，2022年，8月28日二、中规模计数器（三）中规模异步计数器（二）四位二进制可逆计数器（一）四位二进制同步计数器第二十五页，共八十七页，2022年，8月28日DA:高位低位CPU、CPD:双时钟输入R:异步清除,高电平有效。LD:异步预置,低电平有效。QD

QA:高位低位1.逻辑符号加到最大值时产生进位信号QCC=0减到最小值时产生借位信号QCB=0（二）四位二进制可逆计数器CT74193

讲义P350MSI器件中的74190、74191、74192和74193均是同步可逆计数器。其中，74190和74192是同步十进制可逆计数器，74191和74193是同步二进制可逆计数器。

第二十六页，共八十七页，2022年，8月28日（二）四位二进制可逆计数器CT74193

CT74193功能表第二十七页，共八十七页，2022年，8月28日

——

连接成任意模M的计数器(1)接成M<16的计数器(2)接成M>16的计数器2.CT74193功能扩展(二）四位二进制可逆计数器CT74193

第二十八页，共八十七页，2022年，8月28日0 0110101112100031001410105101161100711018111091111 例：用CT74193设计M=9计数器。方法一:采用异步预置、加法计数（1）接成M<16的计数器QCC=00110态序表

NQDQCQBQA0110提问：该电路的输出有多少个状态？第二十九页，共八十七页，2022年，8月28日第三十页，共八十七页，2022年，8月28日方法二:采用异步预置、减法计数0 10011 10002 01113 01104 01015 01006 00117 00108 00019 0000

QCB=01001例1：用CT74193设计M=9计数器。1001态序表N QDQCQBQA（1）接成M<16的计数器第三十一页，共八十七页，2022年，8月28日

——

连接成任意模M的计数器(1)接成M<16的计数器(2)接成M>16的计数器2.CT74193功能扩展(二）四位二进制可逆计数器CT74193

第三十二页，共八十七页，2022年，8月28日例:用CT74193设计M=147计数器。方法一:采用异步清零、加法计数。M=(147)10

=(10010011)2需要两片CT741931001110000000000（2）接成M>16的计数器第三十三页，共八十七页，2022年，8月28日方法二:采用减法计数、

异步预置。

利用QCB端M=(147)10

=(10010011)21001110011001001例:用CT74193设计M=147计数器（2）接成M>16的计数器第三十四页，共八十七页，2022年，8月28日二、中规模计数器（三）中规模异步计数器（二）四位二进制可逆计数器（一）四位二进制同步计数器第三十五页，共八十七页，2022年，8月28日(1)触发器A：模2CPA入QA出(2)触发器B、C、D：模5异步计数器。CPB入QD

QB出CPA、CPB:时钟输入端R01、R02:直接清零端Sg1、Sg2:置9端QD

QA:高位低位1.逻辑符号（三）异步计数器CT74290讲义P367第三十六页，共八十七页，2022年，8月28日74290的内部电路结构（三）异步计数器CT74290第三十七页，共八十七页，2022年，8月28日(2)异步清零：当R01=R02=1，Sg1、Sg2有低电平时，

则输出“0000”状态，与CP无关。(1)置9：当Sg1=

Sg2=1时，

输出1001状态。(3)计数：当R01、R02及Sg1、Sg2有低电平时，且当有CP下降沿时，即可以实现计数。2.功能在外部将QA和CPB连接构成8421BCD码计数。

CPA入QD

QA出在外部将QD和CPA连接构成5421BCD码计数。

CPB入QAQDQCQB出。（三）异步计数器CT74290第三十八页，共八十七页，2022年，8月28日输入 输出

CPR0（1）R0（2）Sg（1）Sg（2）QAQBQCQD

Φ

1 10 Φ0000 1 1Φ00000

ΦΦ

1 11001

↓

Φ0Φ0计数

0

Φ 0Φ

0

Φ

Φ0

Φ 0 0Φ

（三）异步计数器CT74290第三十九页，共八十七页，2022年，8月28日例1：采用CT74290设计M=6计数器。方法一：利用R端0 00001 10002 01003 11004 00105 10106 0110

01100000M=6态序表

NQAQBQCQD第四十页，共八十七页，2022年，8月28日例2：采用CT74290设计M=7计数器。M=7态序表

N QAQBQCQD

0 00001 10002 01003 11004 00105 10106 01107 1001方法二：利用S端10010110第四十一页，共八十七页，2022年，8月28日例3：用CT74290设计M=10计数器。M=10态序表

N QAQDQCQB

0 00001 00012 00103 00114 01005 10006 10017 10108 10119 1100要求：采用5421码计数第四十二页，共八十七页，2022年，8月28日例4：用CT74290设计M=88计数器。方法三：采用两片CT74290级联01第四十三页，共八十七页，2022年，8月28日第七章常用时序模块及其应用第一节计数器第二节寄存器第三节序列码发生器小结第四十四页，共八十七页，2022年，8月28日移位寄存器寄存器单向移位寄存器双向移位寄存器第二节寄存器用来存放数据（一）、寄存器的分类从功能上分：第四十五页，共八十七页，2022年，8月28日第二节寄存器（一）、寄存器的分类从触发方式分：电平控制寄存器边沿控制寄存器第四十六页，共八十七页，2022年，8月28日第二节寄存器（一）、寄存器的分类从电路结构分第四十七页，共八十七页，2022年，8月28日(1)、电平控制寄存器74373是指在时钟信号的有效电平期间接收数据讲义P342第四十八页，共八十七页，2022年，8月28日(2)、边沿控制寄存器74273是指在时钟信号的有效边沿接收数据P343第四十九页，共八十七页，2022年，8月28日例5-3-6分析图5-3-33所示电路的逻辑功能

寄存器应用电路解：根据图5-3-33可知，该电路由两片寄存器和一片译码器组成。讲义P354第五十页，共八十七页，2022年，8月28日解：

74139中有两个2线-4线译码电路，由图中译码器可知，当电路使能信号=1时，电路不工作，两片寄存器都不能进行输入、输出工作。当电路使能信号=0时，如果输入信号RW=1，表示从寄存器中读取数据，如果输入信号RW=0，表示向寄存器写数据。而输入信号CS称为片选信号，用于控制哪一片寄存器有效，如果CS=0，寄存器I工作，如果CS=1，则寄存器II工作。其时序图如图5-3-34所示。第五十一页，共八十七页，2022年，8月28日图5-3-34例5-3-6的波形第五十二页，共八十七页，2022年，8月28日（1）

当CLR=0时，异步清零。（2）当S0＝S1＝１时，并行送数。（3）当S0＝S1＝０时，保持。（4）当S0=1，S1=0时，右移

且数据从SR

端串行输入。（5）当S0=0

，S1=1时，左移

且数据从SL

端串行输入。2.功能1.逻辑符号（二）四位双向移位寄存器CT74194讲义P345第五十三页，共八十七页，2022年，8月28日CT74194功能表（二）四位双向移位寄存器CT74194第五十四页，共八十七页，2022年，8月28日（三）单向移位寄存器（八位CT74164）讲义P346第五十五页，共八十七页，2022年，8月28日2.环形计数器1.数据转换3.扭环形计数器（四）寄存器的应用第五十六页，共八十七页，2022年，8月28日1.七位串行并行转换串行并行并行串行第五十七页，共八十七页，2022年，8月28日例5-3-9

分析图5-3-39所示电路的逻辑功能

解：根据电路模型列出态序表通过分析可知本例是模7计数器，本例的关键是确定每次右移时进入SR端的数据。

第五十八页，共八十七页，2022年，8月28日2.环形计数器1.数据转换3.扭环形计数器（四）寄存器的应用第五十九页，共八十七页，2022年，8月28日2.环形计数器讲义P442环形计数器是指将移位寄存器的首尾相连，而且，任何状态中只有一个触发器的状态为1。例6-3-4用D触发器实现一个模5环形同步计数器

解：①、画状态转换图D4QCPDQCPDQCPDQCPD0QCPCP第六十页，共八十七页，2022年，8月28日2.环形计数器②、画全状态转换表,求激励函数D4将非主环状态指入主环达到自启动的目的。列出D4输入端的卡诺图，化简后可以得到以下逻辑表达式：第六十一页，共八十七页，2022年，8月28日2.环形计数器③、画全状态转换表④、画电路图第六十二页，共八十七页，2022年，8月28日例：用CT74194构成M=4的环形计数器。

态序表

Ｑ０Ｑ１Ｑ２Ｑ３１

０

０

００

１

０

００

０

１

００

０

０

１

注意：（1）电路除了有效计数循环外，还有五个无效循环。（2）不能自启动，工作时首先在S加启动信号进行预置。2.环形计数器根据194的功能表S1=1,S2=1时，同步预置。加正脉冲启动。第六十三页，共八十七页，2022年，8月28日环形计数器设计（1）连接方法：

将移位寄存器的输出QD接到SR输入端。（2）判断触发器个数：

计数器的模Ｍ＝n(n为移位寄存器的位数)。第六十四页，共八十七页，2022年，8月28日2.环形计数器1.数据转换3.扭环形计数器（四）寄存器的应用第六十五页，共八十七页，2022年，8月28日3.扭环形计数器例6-3-5用MSI器件74194实现一个模8扭环形计数器

解：写出态序表第六十六页，共八十七页，2022年，8月28日注意：（1）电路除了有效计数循环外，还有一个无效循环。（2）不能自启动，工作时首先在S加启动信号进行预置。第六十七页，共八十七页，2022年，8月28日扭环形计数器设计（1）连接方法：

将移位寄存器的输出QD经反相器后反馈到SR输入端。（2）判断触发器个数：

计数器的模Ｍ＝2n(n为移位寄存器的位数)。第六十八页，共八十七页，2022年，8月28日2.环形计数器1.数据转换3.扭环形计数器（四）寄存器的应用第六十九页，共八十七页，2022年，8月28日第七章常用时序模块及其应用第一节计数器第二节寄存器第三节序列码发生器小结第七十页，共八十七页，2022年，8月28日第三节序列码发生器一、计数器型序列码发生器按一定规则排列的周期性串行二进制码。任意长度的序列码三、反馈型序列码发生器二、移位寄存型序列码发生器第七十一页，共八十七页，2022年，8月28日一、计数器型序列码发生器2.按要求设计组合输出电路。计数器+组合输出电路（一）电路组成（二）设计过程

1.根据序列码的长度S设计模S计数器，状态可以自定。第七十二页，共八十七页，2022年，8月28日第一步：设计计数器

（1）序列长度S=12，可以设计模12计数器。（2）选用CT74161。（3）采用同步预置法。（4）设定有效状态为QDQCQBQA=0100～1111。0010一、计数器型序列码发生器讲义P449~383第七十三页，共八十七页，2022年，8月28日第二步：设计组合电路

QDQCQBQAZ

01001010110110001110100001001110100101101100111011111011111 0（1）列出真值表。（2）卡诺图化简。（3）采用8输入数据选择器实现逻辑函数：D0=D1=D3=D5=0D2=D6=1D4=QA，D7=一、计数器型序列码发生器第七十四页，共八十七页，2022年，8月28日ABCD0001111000011110D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7若对应的方格内有0也有1，则应为1格对应的输入变量的积之和（此积之和式中只能含余下的变量）。八选一选择器实现函数：逻辑变量ABCD选ABC做地址输入，可得八选一选择器的卡诺图与函数的卡诺图比较，可确定相应的数据输入Di。若对应于选择器卡诺图的方格内全为1，则此Di=1；反之，若方格内全为0，则Di=0。确定Di方法：对于函数卡诺图中QDQCQB--ABCQA--D第七十五页，共八十七页，2022年，8月28日第三步：画电路图

D0=D1=D3=D5=0D2=D6=1D4=QA，D7=Z一、计数器型序列码发生器第七十六页，共八十七页，2022年，8月28日三、反馈型序列码发生器---最长线性序列码发生器第三节序列码发生器一、计数器型序列码发生器二、移位寄存型序列码发生器第七十七页，共八十七页，2022年，8月28日二、移位寄存型序列码发生器例6-3-6用D触发器设计一个产生1111000100的序列码发生器。

解：

（1）分析题意，确定系统状态和输出，画出原始状态转换表和状态转换图

（2）确定时序类型根据设计要求，本例属于同步时序电路设计问题。因此，不需要设计时钟输入信号。

（3）状态化简由设计要求可知，本例不需要进行状态化简。

第七十