基于FPGA的智能作息时间系统设计

《智能作息时间系统》论文课题：智能作息时间系统班级：10集成姓名：….学号：…指导老师：……………摘要智能作息时间系统为学校上下课时间的准确控制提供了很大的便利，同时在工厂、办公室等场合也起到了提醒人们时间的作用，因此该系统的设计有一定的实用意义。本设计采用基于现场可编程门阵列（FPGA）的方法，底层模块采用硬件描述语言（HDL）设计，不仅能对时、分、秒正常计时和显示，而且还可对起床铃、熄灯铃时间的设定，上下课时间响铃，整点响铃等，报警时间可在1至9秒自由设定。系统主芯片采用美国Altera公司的EP2C35F672C6器件。该系统主要由计时模块、控制模块、响铃模块、定时模块、LCD显示模块等模块组成，由按键进行时钟的复位、校时、整点响铃启停等。通过仿真验证及实际测试，该系统能够正常计时、定时报警、报警时长设定等功能，可为日常作息提供准确、便捷的提醒。系统运行稳定，设计方法可行。关键词：智能作息时间系统现场可编程门阵列硬件描述语言索要整个工程添加QQ:276162016第一章绪论1.1选题目的当今社会，电子技术的应用无处不在，电子技术正在不断地改变我们的生活，改变着我们的世界。在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字化的时钟给人们带来了极大的方便。近些年，随着科技的发展和社会的进步，人们对时钟的要求也越来越高，传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样式上都发生了质的变化，学校智能作息时间系统就是以时钟为基础的，在平时校园生活中是必不可少的工具。智能作息时间系统的数字化给人们生产生活带来了极大的方便，而且大大地扩展了时钟原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以时钟数字化为基础的。如今电子产品正向功能多元化，体积最小化，功耗最低化的方向发展。它与传统的电子产品在设计上的显着区别是大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低，同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。因此，基于FPGA研究时钟及扩展应用，有着非常现实的意义。1.2QuartusⅡ设计步骤QuartusII是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式。内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程[4]。其设计流程包括设计输入、编译、仿真与定时分析、编程与验证。设计输入包括原理图输入、HDL文本输入、EDIF网表输入、波形输入等几种方式。编译时要根据设计要求设定编译方式和编译策略，然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合、器件适配，供分析、仿真和编程使用。设计完成后需要进行仿真，可以测试设计的逻辑功能和延时特性。最后可以用得到的编程文件通过编程电缆配置PLD，进行在线测试。在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重新测试。1.3VHDL特点硬件描述语言HDL（HardwareDescriptionLanguage）诞生于1962年。与SDL（SoftwareDescriptionLanguage）相似，经历了从机器码（晶体管和焊接）、汇编（网表）、到高级语言（HDL）的过程[5]。HDL是用形式化的方法描述数字电路和设计数字逻辑系统的语言。主要用于描述离散电子系统的结构和行为。HDL和原理图是两种最常用的数字硬件电路描述方法，HDL设计法具有更好的可移植性、通用性和模块划分与重用性的特点，在目前的工程设计开发流程是基于HDL的[6]。在目前的工程设计中被广泛使用。所以，我们在使用FPGA设计数字电路时，其开发流程是基于HDL的。VHDL描述数字电路系统设计的行为、功能、输入和输出。它在语法上与现代编程语言相似，比如C语言。应用VHDL进行系统设计，有以下几方面的特点:功能强大、可移植性、独立性、可操作性、灵活性。第二章系统方案设计2.1设计方案采用基于FPGA的EDA计数设计。智能作息时间系统结构组成中的数字部分可全部在FPGA内部完成，底层模块可以采用HDL语言或者软件中的库元件。这种设计方法可使得系统的集成度提高，抗干扰能力也相应提高。控制器底层模块采用硬件描述语言设计，顶层模块设计方法采用原理图方式；打铃器具有计时功能，能对时、分、秒正常计时和显示；又具有定时打铃功能，当设定的打铃时间与学校上下课时间点相同时打铃；并且计时时间、定时时间、打铃时长（1S~9S内）自由设置和调整，其数据信息通过LCD显示。振荡器产生稳定的50MHZ高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。秒计数个位器满10后向十位进位，秒计数器十位满6后向分计数器个位进位，分计数器个位器满10后向十位进位，分计数器十位满6后向小时计数器满12后向am_pm进位，计满后各计数器清零，重新计数。计数器的输出送LCD1602显示。在控制信号中除了一般的校时信号外，还有时钟清零信号。时基电路可以由石英晶体振荡电路构成，晶振频率为50MHz，经过分频可得到秒脉冲信号。总体设计框图如下图总体设计框图2.2分频模块设计晶体振荡器是构成数字时钟的核心，振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，它保证了时钟的走时准确及稳定。石英晶体