在数字系统中常需要记忆功能触发器就是一种具有记忆功能的逻辑部件触发器

触发器两个基本特点：具有两个能自行保持的稳定状态，用来表示逻辑状态0和1，或二进制数0和1。根据不同的输入信号可以将触发器状态置成“1”或“0”。第5章触发器第1页/共128页第一页，共129页。第5章触发器5.1基本触发器5.2电平触发的触发器5.3边沿等其它触发方式的触发器5.4各种触发器逻辑功能相互间的转换5.5集成触发器本章学习目的：掌握各种触发器的功能，是学习时序电路的基础。第2页/共128页第二页，共129页。概述触发器定义：触发器是构成时序逻辑电路的基本逻辑部件;

它有两个稳定的状态：0状态和1状态;

在不同的输入情况下，它可以被置成0状态或1状态;

当输入信号消失后，所置成的状态能够保持不变。第3页/共128页第三页，共129页。触发器的分类触发器按电路结构不同，可分为电平触发主从触发边沿触发

按控制方式不同可分为RS触发器JK触发器D触发器T触发器第4页/共128页第四页，共129页。触发器逻辑功能的描述方法由于每一种触发器电路的输入信号方式不同(有单端输入，也有多端输入)，触发器随输入信号翻转的规则也不同，所以它们的逻辑功能也不一样。按照逻辑功能的不同特点，描述触发器逻辑功能有特性表特性方程状态转换图VHDL语言等第5页/共128页第五页，共129页。5.1基本RS触发器基本RS触发器又称为置0置1触发器。它由两个与非门首尾相接构成。触发器有两个稳定状态：Q=1，Q'=0和Q=0，Q'=1。正常工作时，Q和Q'互为取非的关系。通常把Q的状态定义为触发器的状态，即当Q=1时，称触发器处于1状态，简称1态；当Q=0时，称触发器处于0状态，简称0态。(b)图形符号(a)电路结构第6页/共128页第六页，共129页。5.1基本RS触发器1.结构两互补输出端两输入端反馈线第7页/共128页第七页，共129页。基本RS触发器输出与输入的逻辑关系1001设触发器原态为“1”态。翻转为“0”态1010DG1QQ'S'RD'G2①假设SD'=1，RD'=0第8页/共128页第八页，共129页。设原态为“0”态1001110触发器保持“0”态不变复位0

结论:不论触发器原来为何种状态，当

SD'=1，

RD'=0时，

将使触发器

置“0”或称

为复位。DG1QQ'S'RD'G2所以，RD'：直接复位端，也称置0端。第9页/共128页第九页，共129页。01设原态为“0”态011100翻转为“1”态②假设SD'=0，RD'=1DG1QQ'S'RD'G2第10页/共128页第十页，共129页。设原态为“1”态0110001触发器保持“1”态不变置位1

结论:不论触发器原来为何种状态，当SD'=0，

RD'=1时，将使触发器置“1”或称为置位。DG1QQ'S'RD'G2所以，SD'

：直接置位端，也称置1端；第11页/共128页第十一页，共129页。11设原态为“0”态010011保持为“0”态③假设SD'=1，RD'=1DG1QQ'S'RD'G2第12页/共128页第十二页，共129页。设原态为“1”态1110001触发器保持“1”态不变1

当

SD'=1，

RD'=1时，

触发器保持原来的状态，即触发器具有保持、记忆功能。DG1QQ'S'RD'G2第13页/共128页第十三页，共129页。01110011111110若G1先翻转，则触发器为“0”态若G2先翻转，则触发器为“1”态

当信号SD'=RD'=0同时变为1时，由于与非门的翻转时间不可能完全相同，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。若G2先翻转④假设SD'=0，RD'=0DG1QQ'S'RD'G2第14页/共128页第十四页，共129页。如果G1tpd<G2tpd，即G1门先于G2门相与非，如果G2tpd<G1tpd，G2门先于G1门相与非，所以当输入从00同时跳变11时，基本触发器输出状态是0是1不确定。如果RD'和SD'宽度一样，并同时由0→1，会出现什么情况？如果RD’和SD’宽度不一样，而且不是同时由0→1,触发器都有稳定状态。第15页/共128页第十五页，共129页。基本RS触发器状态表注意：

1*表示当SD’、RD’信号同时由0变为1时，触发器的状态不确定。SD'RD'QQ*1100111101010111100010100001*0011*现态Q：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态Q*：触发器接收输入信号之后所处的新的稳定状态。第16页/共128页第十六页，共129页。01011110010011100001置“0”保持置“1”置“0”强制置1不定置“1”置“0”强制置1根据输入波形，画输出波形第17页/共128页第十七页，共129页。【练习例5-1】在图(a)所示的由与非门构成的基本RS触发器电路中，已知SD’端和RD’端电压波形如图(b)所示，忽略与非门传输时间，画出Q和Q'端电压波形图。第18页/共128页第十八页，共129页。【例5-1】第19页/共128页第十九页，共129页。基本RS触发器应用举例：声报警控制电路a、正常状态b、故障状态10111011101不发声发声c、复位状态0101011010消音01第20页/共128页第二十页，共129页。练习：5-1画出图5-9由或非门组成的基本RS锁存器输出端Q的电压波形，输入端R、S端的电压波形如图所示。第21页/共128页第二十一页，共129页。练习：第22页/共128页第二十二页，共129页。5.2电平触发的触发器

基本RS触发器，输入端的触发信号直接控制触发器状态。在电平触发的触发器电路中，除了置1、置0输入端以外，又增加了一个触发信号输入端。只有触发信号变为有效电平后，触发器才能按照输入的置1、置0信号置成相应的状态。这个控制信号称为时钟信号，记作CLK或者CP。第23页/共128页第二十三页，共129页。5.2.1同步RS触发器

1.门控RS触发器（a）逻辑图2143Q'QSRCPSD'RD'第24页/共128页第二十四页，共129页。5.2.1同步RS触发器

同步RS触发器特性表××011不变不变1.门控RS触发器2143Q'QSRCP（a）逻辑图SD'RD'CPSRQQ*0××000××11第25页/共128页第二十五页，共129页。5.2.1同步RS触发器

同步RS触发器特性表00111不变不变1.门控RS触发器2143Q'QSRCP（a）逻辑图SD'RD'CPSRQQ*0××000××111000010011第26页/共128页第二十六页，共129页。5.2.1同步RS触发器

同步RS触发器特性表10101101.门控RS触发器2143Q'QSRCP（a）逻辑图SD'RD'CPSRQQ*0××000××1110000100111100111011第27页/共128页第二十七页，共129页。5.2.1同步RS触发器

同步RS触发器特性表01011101.门控RS触发器2143Q'QSRCP（a）逻辑图SD'RD'CPSRQQ*0××000××11100001001111001110111010010110第28页/共128页第二十八页，共129页。5.2.1同步RS触发器

同步RS触发器特性表111001*1*1.门控RS触发器2143Q'QSRCP（a）逻辑图SD'RD'CPSRQQ*0××000××1110000100111100111011101001011011101*11111*第29页/共128页第二十九页，共129页。⑵特性方程根据特性表规定的逻辑关系，将触发器的次态写成逻辑函数式，得：利用约束条件将上式化简，得：第30页/共128页第三十页，共129页。⑶状态转换图所谓状态转换图，是将触发器可能出现的两个状态以两个圆圈表示，用箭头表示转换方向，在箭头的一侧注明状态转换的条件。状态转换图形象地描述了触发器状态变化的过程。

RS触发器状态转换图第31页/共128页第三十一页，共129页。2有异步置位、复位端的同步RS触发器该电路中的SD’、RD’端只要加入低电平，即可使触发器置1或置0，而不受时钟脉冲和输入信号的控制（具体应用时在CP=0时SD’、RD’有效）。触发器在时钟脉冲控制下正常工作时，应将该二输入端置为高电平状态。第32页/共128页第三十二页，共129页。练习5-2在图5-11电路中，已知CP、S、R的波形如图中所示，试画出Q端的波形。

第33页/共128页第三十三页，共129页。练习第34页/共128页第三十四页，共129页。练习第35页/共128页第三十五页，共129页。练习第36页/共128页第三十六页，共129页。练习第37页/共128页第三十七页，共129页。5.2.2电平触发D触发器CP=0时，D触发器保持原输出状态。CP=1时，若D=1，则触发器输出Q*

=1；若D=0，则触发器输出Q*

=0。(a)电路(b)图形符号第38页/共128页第三十八页，共129页。电平触发D触发器的特性表CPDQQ*0×000×1110×011×1第39页/共128页第三十九页，共129页。根据特性表规定的逻辑关系，将触发器的次态写成逻辑函数式，得D触发器的状态转换图第40页/共128页第四十页，共129页。5.2.3电平触发的JK触发器将同步RS触发器的Q和Q'端作为附加控制信号接回到输入端，就构成了电平触发结构的JK触发器(S=JQ’R=KQ)(a)电路结构(b)图形符号第41页/共128页第四十一页，共129页。⑴当CP=0时，无论输入端J、K为何值触发器的状态保持原输出状态。

⑵当CP=1时：

①若J=0、K=0，则G3、G4门被封锁，触发器保持原状态不变。第42页/共128页第四十二页，共129页。⑵当CP=1时：②若J=1、K=0，

如果此时Q=0，Q’=1，则G3OUT=0，G4OUT=1，

触发器被置为1；

如果此时Q=1，Q’=0，则G3OUT=1，G4OUT=1，

触发器状态不变仍为1。

即无论触发器原状态如何此时都将被置1第43页/共128页第四十三页，共129页。⑵当CP=1时：③若J=0、K=1，如果此时Q=0，Q‘=1，则G3OUT=1，G4OUT=1，触发器保持原状态，仍为0；如果此时Q=1，Q‘=0，则G3OUT=1，G4OUT=0，触发器被置为0态。即无论触发器原状态如何此时都将被置0。第44页/共128页第四十四页，共129页。⑵当CP=1时：④若J=1、K=1，如果此时Q=0，Q’=1，则G3OUT=0，G4OUT=1，触发器被置为1；如果此时Q=1，Q’=0，则G3OUT=1，G4OUT=0，触发器被置为0。即无论触发器原状态如何都将被翻转。第45页/共128页第四十五页，共129页。CPJKQQ*0XXXQ1000010011110011101110100101101110111110

JK触发器特性表第46页/共128页第四十六页，共129页。⑵状态方程根据特性表规定的逻辑关系，将触发器的次态写成逻辑函数式，得：化简整理后得：

第47页/共128页第四十七页，共129页。⑶状态转换图JK触发器的状态转换图如图所示。JK触发器状态转换图第48页/共128页第四十八页，共129页。T触发器：将JK触发器的输入J，K两端连在一起作为T输入端，就得到了T触发器。JK触发器的应用——T触发器第49页/共128页第四十九页，共129页。根据特性表规定的逻辑关系，将触发器的次态写成逻辑函数式，得：

CPTQQ*0XXQ1000101111011110T触发器的特性表第50页/共128页第五十页，共129页。T触发器的状态转换图第51页/共128页第五十一页，共129页。T’触发器：当T触发器T端恒为1时，即是T’触发器。其特性方程为1JK触发器的应用——T’触发器第52页/共128页第五十二页，共129页。总结：电平触发方式的动作特点（1）只有当CP变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。（2）在CP有效期间，输入信号一直影响输出状态，所以触发器保存的是CP无效前一时刻的状态。第53页/共128页第五十三页，共129页。存在问题：时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。空翻将造成计数错误。C克服办法：主从触发器、边沿触发器、维持阻塞触发器（D触发器多采用）00SR01010111不定Q﹡QSR第54页/共128页第五十四页，共129页。【例5-2】同步RS触发器如图所示，其异步置位、复位端均为高电平，R、S输入电压波形如图所示，画出Q、Q’端的电压波形图。设触发器初始状态为0态。第55页/共128页第五十五页，共129页。在第一个CP=1期间，首先是S=1，R=0，此时触发器状态立即被置为1态，即Q=1，Q‘=0；随后S=0，R=0，所以触发器状态不变；最后输入信号变为S=0，R=1，触发器又被置为0态，即Q=0，Q‘=1。当CP由1返回0时，触发器保持原状态。第56页/共128页第五十六页，共129页。在第二个CP=1期间，S=R=0，触发器状态本应保持不变，但由于期间输入信号S出现了一个干扰脉冲，使触发器状态发生了不应有的改变，即Q=1，Q'=0。第57页/共128页第五十七页，共129页。由本例可见，该同步RS触发器抗干扰能力较差，在CP有效期间，易受干扰信号影响而出现误动作，触发器状态有可能会发生多次翻转。这种在一个CP有效电平期间，触发器发生两次或两次以上的翻转的现象称为“空翻”。由此可以推广，无论哪种逻辑功能的电平触发器，都存在“空翻”问题。第58页/共128页第五十八页，共129页。5.3其它触发方式的触发器主从边沿第59页/共128页第五十九页，共129页。5.3.1主从结构触发器第60页/共128页第六十页，共129页。主从触发方式的动作特点

（1）触发器的翻转分两步动作第一步，在CP=1期间主触发器接收输入端（S、R、D、J、K）的信号，Q主被置成相应的状态，而从触发器不动；第二步，CP下降沿到来时从触发器按照主触发器的状态翻转，所以Q端状态的改变发生在CP的下降沿

（2）因为主触发器本身是一个电平触发触发器，所以在CP=1的全部时间里输入信号都将对主触发器起控制作用。第61页/共128页第六十一页，共129页。主从触发方式的动作特点(3)主从触发器克服了在CP有效电平期间多次翻转现象，提高了可靠性，要求每个CLK周期输出状态只能改变1次第62页/共128页第六十二页，共129页。

主从结构RS触发器逻辑符号中的“┐”表示“延迟输出”，即CP返回0后输出状态才能发生改变，所以主从触发器状态发生改变是在时钟脉冲的下降沿。

第63页/共128页第六十三页，共129页。第64页/共128页第六十四页，共129页。CPSRQQ*0×××Q↓0000↓0011↓1001↓1011↓0100↓0110↓1101*↓1111*

主从RS触发器的特性表

主从结构RS触发器第65页/共128页第六十五页，共129页。

主从结构RS触发器工作波形第66页/共128页第六十六页，共129页。

主从JK触发器(b)图形符号第67页/共128页第六十七页，共129页。第68页/共128页第六十八页，共129页。主从JK触发器的特性表CPJKQQ*0×××Q↓0000↓0011↓1001↓1011↓0100↓0110↓1101↓1110

主从JK触发器第69页/共128页第六十九页，共129页。5.3.2边沿触发的触发器边沿触发器：只有在CP的上升沿（前沿）或下降沿（后沿）时刻才对输入信号响应（不管CP=1的时间有多长）。在CP=0、CP=1期间，输入信号变化不会引起触发器状态的变化。因此触发器不但克服了空翻现象，而且大大的提高了抗干扰能力，工作更为可靠。第70页/共128页第七十页，共129页。

边沿触发RS触发器边沿触发的维持阻塞型RS触发器(b)图形符号第71页/共128页第七十一页，共129页。边沿触发的维持阻塞RS触发器的特性表CPSRQQ*0×××Q↑0000↑0011↑1001↑1011↑0100↑0110↑1101*↑1111*

边沿触发RS触发器第72页/共128页第七十二页，共129页。

边沿触发的维持阻塞型D触发器(b)图形符号第73页/共128页第七十三页，共129页。边沿触发的维持阻塞D触发器的特性表CPDQQ*0×000×11↑0×0↑1×1边沿触发的维持阻塞型D触发器CP上升沿前接收信号，上升沿时触发器翻转，（其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Q*=D

)

；上升沿后输入D不再起作用，触发器状态保持。即不会空翻。第74页/共128页第七十四页，共129页。用VHDL语言描述D触发器ENTITYdffISPORT(clk,d:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDdff;ARCHITECTURErtlOFdffISBEGINPROCESS(clk)BEGINIF(clk’eventANDclk=‘1’)THENq<=d;ENDIF;ENDPROCESS;ENDrtl;第75页/共128页第七十五页，共129页。例：上升沿触发的D

触发器工作波形图上升沿触发翻转第76页/共128页第七十六页，共129页。例：带清零置数端的上升沿触发维持阻塞D触发器输入输出SD’RD’CPDQ*Q*’00××禁止01××1010××0111↑00111↑11011↑×Q状态转换表第77页/共128页第七十七页，共129页。例：上升沿触发的维持阻塞D触发器工作波形图输入输出SD’RD’CPDQ*Q*’00××禁止01××1010××0111↑00111↑11011↑×Q第78页/共128页第七十八页，共129页。边沿JK触发器例：下降沿触发的JK触发器状态转换图输入输出SD’RD’CPJKQ*Q*’00×××禁止01×××1010×××0111↓00QQ’11↓010111↓101011↓11Q’Q第79页/共128页第七十九页，共129页。下降沿触发的JK触发器工作波形图

☆CP=0及CP=1期间触发器状态维持不变，只有CP↓到来，触发器的状态只取决于CP脉冲↓到来前一瞬间输入信号JK的状态。JKQCP第80页/共128页第八十页，共129页。⑷VHDL语言描述JK触发器ENTITYjkdffISPORT(pset,clr,clk,j,k:INSTD_LOGIC;q,qb:OUTSTD_LOGIC);ENDjkdff;ARCHITECTURErtlOFjkdffISSIGNALq_s,qb_s:STD_LOGIC;BEGINPROCESS(pset,clr,clk,j,k)BEGIN第81页/共128页第八十一页，共129页。

IF(pset=‘0’)THENq_s<=‘1’;qb_s<=‘0’;ELSIF(clr=‘0’)THENq_s<=‘0’;qb_s<=‘1’;ELSIF(clk’EVENTANDclk=‘1’)THEN IF(j=‘0’)AND(k=‘1’)THENq_s<=‘0’;qb_s<=‘1’;第82页/共128页第八十二页，共129页。

ELSIF(j=‘1’)AND(k=‘0’)THENq_s<=‘1’;qb_s<=‘0’; ELSIF(j=‘1’)AND(k=‘1’)THEN q_s<=notq_s; qb_s<=notqb_s;ENDIF;ENDIF; q<=q_s;qb<=qb_s;ENDPROCESS;ENDrtl;第83页/共128页第八十三页，共129页。总结：边沿触发方式的动作特点

触发器的次态仅取决于时钟信号的上升沿（也称为正边沿）或下降沿（也称为负边沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。第84页/共128页第八十四页，共129页。5.4各个触发器逻辑功能转换⑴RS触发器：在CP脉冲有效时，根据R、S信号的不同，具有置0、置1和保持功能的电路。⑵D触发器：在CP脉冲有效时，根据D的不同，具有置1、置0功能的电路。⑶JK触发器：在CP脉冲有效时，根据J、K信号的不同，具有置1、置0、翻转、保持功能的电路。⑷T触发器：在CP脉冲有效时，根据T的不同，具有保持和翻转功能的电路。⑸T’触发器：在CP脉冲有效时，只具有翻转功能的电路。第85页/共128页第八十五页，共129页。

目前大多数使用D、JK触发器，在需要使用其它类型触发器时，可以通过逻辑功能转换的方法，把D、JK触发器转换为需要的触发器。5.4各个触发器逻辑功能相互转换第86页/共128页第八十六页，共129页。1.RS触发器的转换转换方法：用特征转化表对比法（因为RS有约束项，不能直接对比特征方程）(1)由RS触发器构成的JK触发器

把一种触发器通过转换电路变换为另外一种触发器：RS触发器+转换电路=JK逻辑功能5.4触发器逻辑功能相互转换第87页/共128页第八十七页，共129页。5.4触发器逻辑功能相互转换(1)由RS触发器构成的JK触发器，列状态转化表JKQQ*RS0000X000110X0100X001101010010110110X110101111010第88页/共128页第八十八页，共129页。5.4触发器逻辑功能相互转换第89页/共128页第八十九页，共129页。(2)RS触发器转换成D触发器和T触发器(a)D触发器(b)T触发器第90页/共128页第九十页，共129页。2、D触发器转换为JK、RS、T、T′触发器。比较两个特性转换表，得：5.4触发器逻辑功能相互转换(1)D→JK第91页/共128页第九十一页，共129页。(2)D→RSD触发器特征方程：RS触发器特征方程：比较两个特征转换表，得：触发器类型转换第92页/共128页第九十二页，共129页。(3)D→TD触发器特征方程：T触发器特征方程：比较两个特征转换表，得：转换电路逻辑表达式为：触发器类型转换第93页/共128页第九十三页，共129页。(4)D→T′D触发器特征方程：同样比较两个特征转换表，得：转换电路逻辑表达式为：D=Q'T′触发器特征方程：触发器类型转换第94页/共128页第九十四页，共129页。触发器逻辑功能转换3JK转换为

D比较两个特征转换表，得：第95页/共128页第九十五页，共129页。总结：将各种触发器的逻辑功能作比较，可知JK触发器的逻辑功能最强，它包含了RS触发器和T触发器的所有逻辑功能。

(a)D触发器(b)RS触发器(c)T触发器第96页/共128页第九十六页，共129页。5.5集成触发器目前集成触发器主要包括TTL集成触发器和CMOS集成触发器，TTL集成触发器多采用主从型结构和维持阻塞型边沿触发结构，而CMOS集成触发器是在主从结构的基础上，利用CMOS传输门构成边沿触发器。按照逻辑功能分类成型产品主要有JK触发器和D触发器。第97页/共128页第九十七页，共129页。5.5.1TTL集成触发器1.JK触发器⑴主从JK触发器74LS72，集成触发器的多个输入端的关系：J=J1·J2·J3，K=K1·K2·K3

(a)图形符号(b)引脚图第98页/共128页第九十八页，共129页。它有三个J端和三个K端，三个J端是与逻辑关系，三个K端也是与逻辑关系。使用中如有多余的输入端，应将其接至高电平，或者与其他输入端连在一起使用。触发器带有异步置位端SD'和异步复位端RD'，其有效电平均为低电平，不用时应接至高电平。74LS72的输出端在CP下降沿动作，要求在整个脉冲信号有效期间J、K端输入信号稳定。第99页/共128页第九十九页，共129页。主从JK触发器74LS72特性表输入输出SD'RD'CPJKQ*Q*'00×××禁止01×××1010×××0111↓00QQ'11↓010111↓101011↓11Q'Q第100页/共128页第一百页，共129页。⑵边沿触发双JK触发器74LS112

(a)图形符号(b)引脚图第101页/共128页第一百零一页，共129页。

边沿JK触发器74LS112特性表边沿触发双JK触发器74LS112包含两个相同的独立JK触发器，触发器带有异步置位端SD'和异步复位端RD'，其有效电平均为低电平，不用时应接至高电平。74LS112的输出端在CP下降沿动作。输入输出SD'RD'CPJKQ*Q*'00×××禁止01×××1010×××0111↓00QQ'11↓010111↓101011↓11Q'Q第102页/共128页第一百零二页，共129页。常用的下降沿(负边沿)触发的集成JK触发器有74LS76/7476、74LS114/74114等，常用上升沿触发的JK触发器有74LS109/74109等，但外部引线排列不同，使用时务必查阅相关使用手册，以免损坏芯片。第103页/共128页第一百零三页，共129页。2.D触发器实际使用的集成D触发器多采用维持阻塞结构的边沿D触发器。TTL边沿触发D触发器74LS74的图形符号和引脚排列

(a)图形符号(b)引脚图第104页/共128页第一百零四页，共129页。边沿触发D触发器74LS74特性表边沿触发D触发器74LS74为上升沿(正边沿)触发输入输出SD'RD'CPDQ*Q*'00××禁止01××1010××0111↑00111↑11011↓×Q第105页/共128页第一百零五页，共129页。常用的集成TTL集成D触发器有74LS174/74174、74LS175/74175(4D)、74LS273/74273(8D)、74LS374/74374(8D、3态)、74LS373/74373(8D、3态)但外部引线排列不同，使用时务必查阅相关使用手册，以免损坏芯片。第106页/共128页第一百零六页，共129页。5.5.2CMOS集成触发器集成CMOS触发器与集成CMOS门电路一样，具有功耗低、高输入阻抗、工作电源电压范围宽(3~18V)、抗干扰能力强等特点，所以被广泛采用。第107页/共128页第一百零七页，共129页。1D触发器

⑴CMOS同步D触发器CD4042CMOS同步D触发器CD4042包含4个由同一时钟脉冲触发的D触发器。

(b)引脚图第108页/共128页第一百零八页，共129页。CMOS同步D触发器特性表由于电路组成中增加了一个时钟控制端POL，所以CD4042时钟脉冲CP的触发极性可以选择。输入输出POLCPDQ*Q*'00DDD'01×Q10×Q11DDD'第109页/共128页第一百零九页，共129页。⑵CMOS主从D触发器CD4013CMOS集成双D触发器CD4013包含两个同样的D触发器，其电路构成是由两个同步D触发器串联而成，具有异步置位SD、复位端RD，高电平有效，不使用时，接成低电平。第110页/共128页第一百一十页，共129页。主从D触发器CD4013特性表

输入输出SDRDCPDQ*Q*'11××禁止10××1001××0100↑00100↑11000↓×Q第111页/共128页第一百一十一页，共129页。主从D触发器CD4013管脚引线排列第112页/共128页第一百一十二页，共129页。双JK触发器CD4027，单JK触发器CD4095、CD4096等。2.JK触发器第113页/共128页第一百一十三页，共129页。双JK触发器CD4027输入输出SDRDCPJKQ*Q*'11×××禁止10×××1001×××0100↑00QQ'00↑010100↑101000↑11Q'Q

CD4027的特性表第114页/共128页