微机技术第05章

第5章第5章半导体存储器及其接口教学重点存储器的内部结构、性能指标及选用常用RAM和ROM及其与CPU的连接。5.1概述除采用磁、光原理的辅存外，其它存储器主要都是采用半导体存储器本章介绍采用半导体存储器及其组成主存的方法CPUCACHE主存（内存）辅存（外存）存储系统的层次结构所谓存储系统的层次结构就是把各种不同存储容量、不同存取速度的存储器，按照一定的体系结构方式组织起来，使所存放的程序和数据按层次分布在各种存储器中。存储系统的层次结构的基本体系结构方式是分级存储：高速缓冲存储器——主存储器——外存储器主存储器（内存）： 存放信息速度快、CPU可直接访问、存储容量有限外存储器（辅助存储器）： 存储容量大、价格低、存放信息速度慢、CPU不能直接访问高速缓冲存储器（CACHE）： 存储容量小、CPU可直接访问、存放信息速度很快1、主存——外存考虑到CPU在某一段时间内所运行的程序和调用的数据仅占整个存储系统的一小部分，其它大部分信息是暂时不用或长时间不用的，因此，可以把“当前需要运行的程序和需要调用的数据”放入内存；将“暂时不用或长时间不用的程序和数据”放入外存，待需要时再从外存调入内存，同时将内存中暂时不用的信息放入外存。2、主存——高速缓冲存储器随着计算机各部件与工艺的发展，CPU的存取速度与内存的存取速度有了较大的差距，内存的存取速度成为影响整机速度提高的瓶颈。为解决内存与CPU的速度匹配问题，在CPU与内存之间增设一个CACHE，其速度与CPU相匹配，可将CPU在一段时间后要执行的程序和需调用的数据预先从内存读入CACHE；将CPU输出的数据先暂存起来，再按照内存的存取速度读入内存。3、虚拟存储技术虚拟存储技术的基本思想是：将存储系统中的一部分外存与内存组合起来并视为一个整体，把两者的地址空间进行统一编址，形成逻辑地址空间，允许用户自由、充分地使用整个逻辑地址空间（系统指定的保留区域除外）。同时采用软、硬件结合的手段，将用户逻辑地址自动转换为实际访问内存的物理地址，并对程序自动分段调入/出内存。这样，用户在编程时无需再过多考虑可利用的地址空间是否足够，同时也无需考虑如何合理地对程序分段及存储空间的动态分配问题。在虚拟存储系统中，对于存储管理、调度以及虚拟地址与实地址之间的转换，除了必要的硬件结构外，还需要相应的操作系统给予支持。存储器的分类1、按存取方式： （1）随机存储器（RAM） 读/写存储器，计算机的内存、CACHE均属于RAM （2）只读存储器（ROM） 只能读出信息，不能写入新的内容，用于存放固定不变的系统程序或子程序等 （3）顺序存储器（SAM） 信息排列、寻址操作和读写操作均按顺序进行，如磁带2、按存储器载体： （1）磁介质存储器 如磁带、磁盘等，速度比较慢，通常只用于外存 （2）半导体存储器 容量大、速度快、体积小、功耗低，成本相对不高，广泛用于内存 （3）光存储器 容量大、速度快，但所需硬件相对复杂，主要用于外存存储器的技术指标 1、存储容量：通常用允许存放的“字数×位数”（如“32K×16”表示该存储器有32K字，每字16位）或用“字节数”（如64KB、256MB） 2、存取周期：连续存入或取出两个数据所间隔的时间。以称“读写时间”或“访问时间” 3、取数时间：从CPU发出读命令开始，直到存储器获得有效读出信号的一段时间，其长短主要与存储载体的性质有关。另外，“存取周期”和“取数时间”不能混为一谈。 4、可靠性：通常以平均无故障工作时间MTBF（MeanTimeBetweenFailuress）来衡量。 5、经济性：常以“性能价格比”来衡量5.1.1半导体存储器的分类按制造工艺双极型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用属性随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失详细分类，请看图示图5.1半导体存储器的分类半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）详细展开，注意对比静态RAM工作原理如图所示，MOS型静态RAM的基本存储单元可由六个MOS场效应晶体管构成。VF1、VF2组成双稳态触发器，VF3、VF4为负载管，VF5、VF6为控制管设VF1导通、VF2截止为“0”状态；VF2导通、VF1截止为“1”状态存储单元可随机写入信息，也可随机读出信息；读出信息的过程是非破坏性的，读操作完成后，所保存的信息不变。将多个存储单元按一定方式排列起来，就组成一个静态RAM存储器。静态RAM存储器的基本存储单元是由一个双稳态触发器组成的，这些存储单元所存储的信息，只要不断电或没有触发信号到来，将一直保持不变。但在静态RAM存储电路中，MOS管数目多，故集成度较低，位容量相对要少，另外，VF1、VF2组成双稳态触发器必然有一个是导通的，功耗比较大。而动态RAM的位密度高，功耗低，且价格低廉，只是所存储的信息具有一定的时间性，在很短的时间内，其数据是有效的，超过一定的时间，数据就消失了，为了使数据常在，就要周期性地对所在数据重写（刷新）。动态RAM工作原理刷新放大器行选择信号列选择信号数据输入/输出线电容C其存放信息靠的是电容C，当电容C中有电荷时，为逻辑“1”当电容C中无电荷时，为逻辑“0”熔丝型PROM工作原理Vcc字线数据线熔丝VT1读写存储器RAM组成单元速度集成度应用SRAM触发器快低小容量系统DRAM极间电容慢高大容量系统NVRAM带微型电池慢低小容量非易失只读存储器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除5.1.2半导体存储器芯片的结构地址寄存地址译码存储体控制电路AB数据寄存读写电路DBOEWECS①存储体存储器芯片的主要部分，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元③

片选和读写控制逻辑选中存储芯片，控制读写操作①存储体每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据存储容量与地址、数据线个数有关：芯片的存储容量＝2M×N＝存储单元数×存储单元的位数

M：芯片的地址线根数

N：芯片的数据线根数

示例②地址译码电路译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构③片选和读写控制逻辑片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE*控制写操作。有效时，数据进入芯片中该控制端对应系统的写控制线5.2随机存取存储器静态RAMSRAM2114SRAM6264动态RAMDRAM4116DRAM21645.2.1静态RAMSRAM的基本存储单元是触发器电路每个基本存储单元存储二进制数一位许多个基本存储单元形成行列存储矩阵SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8、16等）每个存储单元具有一个地址SRAM芯片2114存储容量为1024×418个引脚：10根地址线A9～A04根数据线I/O4～I/O1片选CS*读写WE*123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND功能SRAM2114的读周期数据地址TCXTODTTOHATRCTATCODOUTWECSTA读取时间从读取命令发出到数据稳定出现的时间给出地址到数据出现在外部总线上TRC读取周期两次读取存储器所允许的最小时间间隔有效地址维持的时间SRAM2114的写周期TWCTWRTAW数据地址TDTWTWDOUT

DINTDWTDHWECSTW写入时间从写入命令发出到数据进入存储单元的时间写信号有效时间TWC写入周期两次写入存储器所允许的最小时间间隔有效地址维持的时间SRAM芯片6264存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CS1*、CS2读写WE*、OE*功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND123456789101112131428272625242322212019181716155.2.2动态RAMDRAM的基本存储单元是单个场效应管及其极间电容必须配备“读出再生放大电路”进行刷新每次同时对一行的存储单元进行刷新每个基本存储单元存储二进制数一位许多个基本存储单元形成行列存储矩阵DRAM一般采用“位结构”存储体：每个存储单元存放一位需要8个存储芯片构成一个字节单元每个字节存储单元具有一个地址DRAM芯片4116存储容量为16K×116个引脚：7根地址线A6～A01根数据输入线DIN1根数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*VBBDINWE*RAS*A0A2A1VDDVSSCAS*DOUTA6A3A4A5VCC12345678161514131211109DRAM4116的读周期DOUT地址TCACTRACTCAHTASCTASRTRAHTCASTRCDTRASTRC行地址列地址WECASRAS存储地址需要分两批传送行地址选通信号RAS*有效，开始传送行地址随后，列地址选通信号CAS*有效，传送列地址，CAS*相当于片选信号读写信号WE*读有效数据从DOUT引脚输出DRAM4116的写周期TWCSTDS列地址行地址地址

TDHTWRTCAHTASCTASRTRAHTCASTRCDTRCTRASDINWECASRAS存储地址需要分两批传送行地址选通信号RAS*有效，开始传送行地址随后，列地址选通信号CAS*有效，传送列地址读写信号WE*写有效数据从DIN引脚进入存储单元DRAM4116的刷新TRCTCRPTRAS高阻TASRTRAH行地址地址DINCASRAS采用“仅行地址有效”方法刷新行地址选通RAS*有效，传送行地址列地址选通CAS*无效，没有列地址芯片内部实现一行存储单元的刷新没有数据输入输出存储系统中所有芯片同时进行刷新DRAM必须每隔固定时间就刷新DRAM芯片2164存储容量为64K×116个引脚：8根地址线A7～A01根数据输入线DIN1根数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A7123456781615141312111095.3只读存储器EPROMEPROM2716EPROM2764EEPROMEEPROM2717AEEPROM2864A5.3.1EPROM顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息一般使用专门的编程器（烧写器）进行编程编程后，应该贴上不透光封条出厂未编程前，每个基本存储单元都是信息1编程就是将某些单元写入信息0EPROM芯片2716存储容量为2K×824个引脚：11根地址线A10～A08根数据线DO7～DO0片选/编程CE*/PGM读写OE*编程电压VPP功能VDDA8A9VPPOE*A10CE*/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2VssEPROM芯片2764存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CE*编程PGM*读写OE*编程电压VPP功能VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D312345678910111213142827262524232221201918171615EPROM芯片2725612345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256逻辑图5.3.2EEPROM用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成）有字节擦写、块擦写和整片擦写方法并行EEPROM：多位同时进行串行EEPROM：只有一位数据线EEPROM芯片2817A存储容量为2K×828个引脚：11根地址线A10～A08根数据线I/O7～I/O0片选CE*读写OE*、WE*状态输出RDY/BUSY*功能NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWE*NCA8A9NCOE*A10CE*I/O7I/O6I/O5I/O4I/O312345678910111213142827262524232221201918171615EEPROM芯片2864A存储容量为8K×828个引脚：13根地址线A12～A08根数据线I/O7～I/O0片选CE*读写OE*、WE*功能VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND123456789101112131428272625242322212019181716155.4半导体存储器与CPU的连接这是本章的重点内容SRAM、EPROM与CPU的连接译码方法同样适合I/O端口5.4.1存储芯片与CPU的连接存储芯片的数据线存储芯片的地址线存储芯片的片选端存储芯片的读写控制线1.存储芯片数据线的处理若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位这个扩充方式简称“位扩充”位扩充2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数其它连接都一样这些芯片应被看作是一个整体常被称为“芯片组”2.存储芯片地址线的连接芯片的地址线通常应全部与系统的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”片内译码A9～A0存储芯片000H001H002H…3FDH3FEH3FFH全0全100…0000…0100…10…11…0111…1011…11范围（16进制）A9～A03.存储芯片片选端的译码存储系统常需利用多个存储芯片扩充容量也就是扩充了存储器地址范围进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现这种扩充简称为“地址扩充”或“字扩充”地址扩充（字扩充）片选端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE译码器00000000010000000000片选端常有效A19～A15 A14～A0 全0～全1D7～D027256EPROMA14～A0CE令芯片（组）的片选端常有效不与系统的高位地址线发生联系芯片（组）总处在被选中的状态虽简单易行、但无法再进行地址扩充，会出现“地址重复”地址重复一个存储单元具有多个存储地址的现象原因：有些高位地址线没有用、可任意使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”例如：00000H～07FFFH选取的原则：高位地址全为0的地址高位地址译码才更好⑴译码和译码器译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程译码电路可以使用门电路组合逻辑译码电路更多的是采用集成译码器常用的2:4译码器：74LS139常用的3:8译码器：74LS138常用的4:16译码器：74LS154⑵全译码所有的系统地址线均参与对存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多全译码示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范围A12～A0A19A18A17A16A15A14A13⑶部分译码只有部分（高位）地址线参与对存储芯片的译码每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可简化译码电路的设计但系统的部分地址空间将被浪费部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19～

A15A14～

A12A11～A0一个可用地址1234××10×××10×××10×××10×000001010011全0～全1全0～全1全0～全1全0～全120000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH⑷线选译码只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费必然会出现地址重复一个存储地址会对应多个存储单元多个存储单元共用的存储地址不应使用线选译码示例A14A12～A0A13(1)2764(2)2764

CECEA19～

A15A14A13A12～A0一个可用地址12××××××××××1001全0～全1全0～全104000H～05FFFH02000H～03FFFH切记：A14A13＝00的情况不能出现00000H～01FFFH的地址不可使用片选端译码小结存储芯片的片选控制端可以被看作是一根最高位地址线在系统中，主要与地址发生联系：包括地址空间的选择（接系统的IO/M*信号）和高位地址的译码选择（与系统的高位地址线相关联）对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用4.存储芯片的读写控制芯片OE*与系统的读命令线相连当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线芯片WE*与系统的写命令线相连当芯片被选中、且写命令有效时，允许总线数据写入存储芯片5.4.2存储芯片与CPU的配合存储芯片与CPU总线的连接，还有两个很重要的问题：CPU的总线负载能力CPU能否带动总线上包括存储器在内的连接器件存储芯片与CPU总线时序的配合CPU能否与存储器的存取速度相配合1.总线驱动CPU的总线驱动能力有限单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等来加以锁存和驱动双向传送的数据总线，可以采用三态双向驱动器来加以驱动2.时序配合分析存储器的存取速度是否满足CPU总线时序的要求如果不能满足：考虑更换芯片总线周期中插入等待状态TW切记：时序配合是连接中的难点例1、某EPROM芯片的外部引线如图所示，试将此芯片接到C8000H到CFFFFH的内存地址上（使用74LS138译码器），画出连接图。例2、试判断下图所示的译码逻辑电路中74LS138译码器的输出Y0、Y4、Y6、Y7所决定的内存地址范围。例3、某存储器芯片的选片译码器如图所示，试写出该芯片所占的内存地址范围第5章教学要求1.了解各类半导体存储器的应用特点；2.熟悉半导体存储器芯片的结构；3.掌握SRAM2114、DRAM4116、EPROM2764、EEPROM2817A的引脚功能；4.理解SRAM读写原理、DRAM读写和刷新原理、EPROM和EEPROM工作方式第5章教学要求（续）5.掌握存储芯片与CPU连接的方法，特别是片选端的处理；6.了解存储芯片与CPU连接的总线驱动和时序配合问题。32K×8的SRAM芯片6225612345678910111213141516171819202122232425262728A14A12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CSA10OEA11A9A8A13WEVcc62256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0OECSWED7D6D5D4D3D2D1D062256逻辑图SRAM2114的功能工作方式CS*WE*I/O4～I/O1未选中读操作写操作100×10高阻输出输入SRAM6264的功能工作方式CS1*CS2WE*OE*D7～D0未选中未选中读操作写操作1×00×011××10××01高阻高阻输出输入EPROM2716的功能工作方式CE*/PGMOE*VCCV