微机原理第2章

1第2章微处理器与总线2主要内容：微处理器的功能和结构8088/8086微处理器特点主要引线功能和内部结构内部寄存器实地址模式下的存储器寻址总线时序总线一、微处理器及8088/8086CPU31.微处理器运算器(P35)控制器(P37)内部寄存器4微处理器52.程序和指令程序：具有一定功能的指令的有序集合指令：由人向计算机发出的、能够为计算机所识别的命令。早期计算机指令执行过程：指令花费时间＝取指＋指令执行8086CPU指令执行过程：指令花费时间＝指令执行3.指令执行的一般过程74.顺序执行和并行流水线顺序执行方式：各功能部件交替工作，按顺序完成指令的执行过程。并行流水线方式：各功能部件并行工作。85.

8088/8086CPU的特点采用并行流水线工作方式

——通过设置指令预取队列实现对内存空间实行分段管理

——

将内存分为4个段并设置地址段寄存器，以实现对1MB空间的寻址支持多处理器系统CPU内部结构存储器寻址部分工作模式96.8088CPU的两种工作模式8088可工作于两种模式下最小模式最大模式最小模式为单处理器模式。最大模式为多处理器模式。10两种工作模式的选择方式8088是工作在最小还是最大模式由MN/MX引线的状态决定。MN/MX=0——工作于最大模式MN/MX=1——工作于最小模式11二、8088/8086的引线及功能2.2.28086微处理器的引脚功能外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：⑴引脚的功能⑵信号的流向⑶有效电平⑷三态能力指引脚信号的定义、作用；通常采用英文单词或其缩写表示信号从芯片向外输出，还是从外部输入芯片，或者是双向的起作用的逻辑电平高、低电平有效上升、下降边沿有效输出正常的低电平、高电平外，还可以输出高阻的第三态8088/8086的两种组态模式两种组态构成两种不同规模的应用系统最小组态模式构成小规模的应用系统8088本身提供所有的系统总线信号最大组态模式构成较大规模的应用系统，例如可以接入数值协处理器80878088和总线控制器8288共同形成系统总线信号8088的两种组态模式（续）两种组态利用MN/MX*引脚区别MN/MX*接高电平为最小组态模式MN/MX*接低电平为最大组态模式通常在信号名称加上划线（如：MX）或星号（如：MX*）表示低电平有效8088的引脚图12345678910111213141516171819204039383736353433323130292827262524232221

GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M*/IO(S2*

)DT/R*(S1*

)DEN*(S0

)ALE(QS0)INTA*(QS1)TEST*READYRESET8088最小组态的引脚信号数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚 1.数据和地址引脚AD15～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低16位地址A15～A0其他时间用于传送16位数据1.数据和地址引脚（续1）A15～A8（Address）

中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A81.数据和地址引脚（续2）A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期输出高4位地址A19～A16在访问外设的第一个时钟周期全部输出低电平无效其他时间输出状态信号S6～S32.读写控制引脚ALE（AddressLatchEnable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD15～AD0和A19/S6～A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来2.读写控制引脚（续1）IO/M*（InputandOutput/Memory）

I/O或存储器访问，输出、三态该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址2.读写控制引脚（续2）WR*（Write）

写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据2.读写控制引脚（续3）IO/M*、WR*和RD*是最基本的控制信号组合后，控制4种基本的总线周期总线周期IO/M*WR*RD*存储器读低高低存储器写低低高I/O读高高低I/O写高低高2.读写控制引脚（续4）READY

存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8086CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。2.读写控制引脚（续5）DEN*（DataEnable）

数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动DT/R*（DataTransmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）2.读写控制引脚（续6）BHE*/S7（SystemStatus0）

高8位数据总线允许/状态复用引脚低电平时,高8位数据线D15~D8上的数据有效,S7没有赋于任何意义.3.中断请求和响应引脚INTR（InterruptRequest）

可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽3.中断请求和响应引脚（续1）INTA*（InterruptAcknowledge）

可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线3.中断请求和响应引脚（续2）NMI（Non-MaskableInterrupt）

不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障4.总线请求和响应引脚HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权DMA控制器等主控设备通过HOLD申请占用系统总线（通常由CPU控制）4.总线请求和响应引脚（续1）HLDA（HOLDAcknowledge）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权5.其它引脚RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H5.其它引脚（续1）CLK（Clock）

时钟输入系统通过该引脚给CPU提供内部定时信号。8086的标准工作时钟为5MHz5.其它引脚（续2）Vcc电源输入，向CPU提供＋5V电源GND接地，向CPU提供参考地电平MN/MX*（Minimum/Maximum）组态选择，输入接高电平时，8086引脚工作在最小组态；反之，8086工作在最大组态5.其它引脚（续3）TEST*测试，输入、低电平有效该引脚与WAIT指令配合使用当CPU执行WAIT指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到引脚有效为止“引脚”小结CPU引脚是系统总线的基本信号可以分成三类信号：16位数据线：D0～D1520位地址线：A0～A19控制线：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND有问题！“引脚”提问提问：CPU引脚是如何与外部连接的呢？

解答：总线形成最大组态的引脚定义8088的数据/地址等引脚在最大组态与最小组态时相同有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器8288译码产生系统控制信号：S2*、S1*、S0*——3个状态信号LOCK*——总线封锁信号QS1、QS0——指令队列状态信号RQ*/GT0*、RQ*/GT1*——2个总线请求/同意信号S2*、S1*、S0*的编码意义S2*S1*S0*CPU的工作状态000中断响应001I/O读010I/O写011暂停100取指101存储器读110存储器写111过渡状态（3）系统控制信号的形成由8088引脚直接提供因为基本的控制信号8088引脚中都含有例如：IO/M*、WR*、RD*等其它信号的情况看详图41三、8088/8086的内部结构2.2.38088/8086的功能结构8088内部结构有两个功能模块，完成一条指令的取指和执行功能(p43)模块之一：总线接口单元BIU，主要负责读取指令和操作数模块之二：执行单元EU，主要负责指令译码和执行内部结构指令执行8088内部结构内部暂存器

IP

ES

SSDSCS输入/输出控制电路外部总线执行部分控制电路123456∑ALU标志寄存器AHALBHBLCHCLDHDLSPBPSIDI通用寄存器地址加法器指令队列缓冲器执行部件（EU)总线接口部件（BIU)16位20位16位8位441.组成8088/8086内部由两部分组成：

执行单元（EU）总线接口单元（BIU）452.执行单元运算器8个通用寄存器1个标志寄存器EU部分控制电路教材第43页图2-6图46执行单元功能指令译码指令执行暂存中间运算结果保存运算结果特征指令的执行在标志寄存器FLAGS中在ALU中完成在通用寄存器中473.总线接口单元功能：从内存中取指令到指令预取队列指令预取队列是并行流水线工作的基础负责与内存或输入/输出接口之间的数据传送在执行转移程序时，BIU使指令预取队列复位，从指定的新地址取指令，并立即传给执行单元执行。48结论指令预取队列的存在使EU和BIU两个部分可同时进行工作，从而：提高了CPU的效率；降低了对存储器存取速度的要求49四、8088/8086内部寄存器基本程序执行寄存器对汇编语言程序员来说，8088/8086内部结构就是可编程的寄存器组执行单元EU8个通用寄存器

1个指令指针寄存器

1个标志寄存器

4个段寄存器1.8088/8086的通用寄存器16位通用寄存器是： AX BX CX DX SI DI BP SP其中前4个数据寄存器都还可以分成高8位和低8位两个独立的寄存器8位通用寄存器是：AH BH CH DHAL BL CL DL对其中某8位的操作，并不影响另外对应8位的数据数据寄存器数据寄存器用来存放计算的结果和操作数，也可以存放地址每个寄存器又有它们各自的专用目的AX－－累加器，使用频度最高，用于算术、逻辑运算以及与外设传送信息等；BX－－基址寄存器，常用做存放存储器地址CX－－计数器，作为循环和串操作等指令中的隐含计数器；DX－－数据寄存器，常用来存放双字长数据的高16位，或存放外设端口地址。变址寄存器变址寄存器常用于存储器寻址时提供地址SI是源变址寄存器DI是目的变址寄存器串操作类指令中，SI和DI具有特别的功能指针寄存器指针寄存器用于寻址内存堆栈内的数据SP为堆栈指针寄存器，指示栈顶的偏移地址SP不能再用于其他目的，具有专用目的BP为基址指针寄存器，表示数据在堆栈段中的基地址SP和BP寄存器与SS段寄存器联合使用以确定堆栈段中的存储单元地址指令指针IP指令指针寄存器IP，指示代码段中指令的偏移地址它与代码段寄存器CS联用，确定下一条指令的物理地址计算机通过CS:IP寄存器来控制指令序列的执行流程IP寄存器是一个专用寄存器3.标志寄存器标志（Flag）用于反映指令执行结果或控制指令执行形式8088/8086处理器的各种标志形成了一个16位的标志寄存器FLAGS（程序状态字PSW寄存器）OF111512DF10IF9TF8SF7ZF65AF43PF21CF0

程序设计需要利用标志的状态标志的分类状态标志－－用来记录程序运行结果的状态信息，许多指令的执行都将相应地设置它CFZFSFPFOFAF控制标志－－可由程序根据需要用指令设置，用于控制处理器执行指令的方式DFIFTF进位标志CF（CarryFlag）当运算结果的最高有效位有进位（加法）或借位（减法）时，进位标志置1，即CF=1；否则CF=0。3AH+7CH＝B6H，没有进位：CF=0AAH+7CH＝（1）26H，有进位：CF=1零标志ZF（ZeroFlag）若运算结果为0，则ZF=1；否则ZF=03AH+7CH＝B6H，结果不是零：ZF=084H+7CH＝（1）00H，结果是零：ZF=1

注意：ZF为1表示的结果是0符号标志SF（SignFlag）运算结果最高位为1，则SF=1；否则SF=03AH+7CH＝B6H，最高位D7＝1：SF=184H+7CH＝（1）00H，最高位D7＝0：SF=0

有符号数据用最高有效位表示数据的符号所以，最高有效位就是符号标志的状态奇偶标志PF（ParityFlag）当运算结果最低字节中“1”的个数为零或偶数时，PF=1；否则PF=03AH+7CH＝B6H＝10110110B结果中有5个1，是奇数：PF=0

PF标志仅反映最低8位中“1”的个数是

偶或奇，即使是进行16位字操作溢出标志OF（OverflowFlag）若算术运算的结果有溢出，则OF＝1；否则OF＝03AH+7CH＝B6H，产生溢出：OF=1AAH+7CH＝（1）26H，没有溢出：OF=0溢出标志OF（OverflowFlag）问题什么是溢出？溢出和进位有什么区别？处理器怎么处理，程序员如何运用？如何判断是否溢出？什么是溢出处理器内部以补码表示有符号数8位表达的整数范围是：＋127～－12816位表达的范围是：＋32767～－32768如果运算结果超出这个范围，就产生了溢出有溢出，说明有符号数的运算结果不正确3AH＋7CH＝B6H，就是58＋124＝182，已经超出－128～＋127范围，产生溢出，故OF＝1；另一方面，补码B6H表达真值是-74，显然运算结果也不正确溢出和进位溢出标志OF和进位标志CF是两个意义不同的标志进位标志表示无符号数运算结果是否超出范围，运算结果仍然正确；溢出标志表示有符号数运算结果是否超出范围，运算结果已经不正确。请看例子溢出和进位的对比例1：3AH+7CH＝B6H无符号数运算： 58＋124＝182 范围内，无进位有符号数运算： 58＋124＝182 范围外，有溢出例2：AAH+7CH＝（1）26H无符号数运算： 170＋124＝294 范围外，有进位有符号数运算： －86＋124＝28 范围内，无溢出如何运用溢出和进位处理器对两个操作数进行运算时，按照无符号数求得结果，并相应设置进位标志CF；同时，根据是否超出有符号数的范围设置溢出标志OF。应该利用哪个标志，则由程序员来决定。也就是说，如果将参加运算的操作数认为是无符号数，就应该关心进位；认为是有符号数，则要注意是否溢出。溢出的判断判断运算结果是否溢出有一个简单的规则：只有当两个相同符号数相加（包括不同符号数相减），而运算结果的符号与原数据符号相反时，产生溢出；因为，此时的运算结果显然不正确其他情况下，则不会产生溢出辅助进位标志AF（AuxiliaryCarryFlag）3AH+7CH＝B6H，D3有进位：AF=1运算时D3位（低半字节）有进位或借位时，AF=1；否则AF=0。

这个标志主要由处理器内部使用，用于十进制算术运算调整指令中，用户一般不必关心方向标志DF（DirectionFlag）用于串操作指令中，控制地址的变化方向：设置DF＝0，存储器地址自动增加；设置DF＝1，存储器地址自动减少。CLD指令复位方向标志：DF＝0STD指令置位方向标志：DF＝1中断允许标志IF（Interrupt-enableFlag）用于控制外部可屏蔽中断是否可以被处理器响应：设置IF＝1，则允许中断；设置IF＝0，则禁止中断。CLI指令复位中断标志：IF＝0STI指令置位中断标志：IF＝1陷阱标志TF（TrapFlag）用于控制处理器进入单步操作方式：设置TF＝0，处理器正常工作；设置TF＝1，处理器单步执行指令。单步执行指令——处理器在每条指令执行结束时，便产生一个编号为1的内部中断这种内部中断称为单步中断所以TF也称为单步标志利用单步中断可对程序进行逐条指令的调试这种逐条指令调试程序的方法就是单步调试（1）存储器地址空间（8086）220=1MB，地址由00000-FFFFF(H)编码若存放的信息是字节，则按顺序存放若存放的信息是字，则将字的低位字节

存放在低地址，高位字节存放在高地址若存放的信息是双字，则将双字的低位字存放在低地址，高位字存放在高地址2.2.4存储器组织

存储器的分段管理8086CPU有20条地址线最大可寻址空间为220＝1MB物理地址范围从00000H～FFFFFH8086CPU将1MB空间分成许多逻辑段（Segment）每个段最大限制为64KB物理地址采用逻辑地址，形式为段基地址:段内偏移地址分隔符物理地址将逻辑地址中的段地址左移4位，加上偏移地址就得到20位物理地址一个物理地址可以有多个逻辑地址例：DS=1460H,偏移地址为0100H,则物理地址＝？ 14600H＋100H14700H段地址左移4位加上偏移地址得到物理地址存储器的分段8086对逻辑段要求：段地址低4位均为0每段最大不超过64KB8086对逻辑段并不要求：必须是64KB各段之间完全分开（即可以重叠）各段独立各段重叠各个逻辑段独立各个逻辑段重叠2.段寄存器有4个16位段寄存器CS（代码段）指明代码段的起始地址SS（堆栈段）指明堆栈段的起始地址DS（数据段）指明数据段的起始地址ES（附加段）指明附加段的起始地址每个段寄存器用来确定一个逻辑段的起始地址，每种逻辑段均有各自的用途代码段（CodeSegment）代码段用来存放程序的指令序列代码段寄存器CS存放代码段的段地址指令指针寄存器IP指示下条指令的偏移地址处理器利用CS:IP取得下一条要执行的指令堆栈段（StackSegment）堆栈段确定堆栈所在的主存区域堆栈段寄存器SS存放堆栈段的段地址堆栈指针寄存器SP指示堆栈栈顶的偏移地址处理器利用SS:SP操作堆栈顶的数据数据段（DataSegment）数据段存放运行程序所用的数据数据段寄存器DS存放数据段的段地址各种主存寻址方式（有效地址EA）得到存储器中操作数的偏移地址处理器利用DS:EA存取数据段中的数据附加段（ExtraSegment）附加段是附加的数据段，也用于数据的保存：附加段寄存器ES存放附加段的段地址各种主存寻址方式（有效地址EA）得到存储器中操作数的偏移地址处理器利用ES:EA存取附加段中的数据串操作指令将附加段作为其目的操作数的存放区域如何分配各个逻辑段程序使用的堆栈一定在堆栈段程序中的数据默认是安排在数据段，也经常安排在附加段，尤其是串操作的目的区必须是附加段数据的存放比较灵活，实际上可以存放在任何一种逻辑段中演示逻辑段分配段超越前缀指令没有指明时，一般的数据访问在DS段；使用BP访问主存，则在SS段默认的情况允许改变，需要使用段超越前缀指令；指令系统中有4个：CS: ；代码段超越，使用代码段的数据SS: ；堆栈段超越，使用堆栈段的数据DS: ；数据段超越，使用数据段的数据ES: ；附加段超越，使用附加段的数据示例段超越的示例没有段超越的指令实例：MOVAX,[2000H] ；AX←DS:[2000H]；从默认的DS数据段取出数据采用段超越前缀的指令实例：MOVAX,ES:[2000H] ；AX←ES:[2000H]；从指定的ES附加段取出数据总结段寄存器的使用规定访问存储器的方式默认可超越偏移地址取指令CS无IP堆栈操作SS无SP一般数据访问DSCSESSS有效地址EABP基址的寻址方式SSCSESDS有效地址EA串操作的源操作数DSCSESSSSI串操作的目的操作数ES无DI2.2.58086处理器时序时序（Timing）是指信号高低电平(有效或无效)变化及相互间的时间顺序关系。总线时序描述CPU引脚如何实现总线操作CPU时序决定系统各部件间的同步和定时什么是总线操作？8088/8086的总线时序（续1）总线操作是指CPU通过总线对外的各种操作总线操作主要有：存储器读、I/O读操作存储器写、I/O写操作中断响应操作总线请求及响应操作CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti描述总线操作的微处理器时序有三级：指令周期→总线周期→时钟周期什么是指令、总线和时钟周期？8088/8086的总线时序（续2）指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程基本总线周期需要4个时钟周期4个时钟周期编号为T1、T2、T3和T4总线周期中的时钟周期也被称作“T状态”时钟周期的时间长度就是时钟频率的倒数当需要延长总线周期时需要插入等待状态Tw何时有总线周期？演示总线周期T1T2T3T4TiTi

T1T2T3TwTwTwT4TiTi

总线周期总线周期若干个1~2个基本总线周期由4个T状态组成：T1、T2、T3、T4等待时钟周期Tw，在总线周期的T3和T4之间插入空闲时钟周期Ti，在两个总线周期之间插入动态各种周期的动态演示8088/8086的总线时序（续3）任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期CPU响应可屏蔽中断时生成中断响应总线周期如何实现同步？8088/8086的总线时序（续4）总线操作中如何实现时序同步是关键CPU总线周期采用同步时序：各部件都以系统时钟信号为基准当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作等待状态Tw的插入1最小模式的总线时序本节展开微处理器最基本的4种总线周期存储器读总线周期存储器写总线周期I/O读总线周期I/O写总线周期存储器写总线周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0输出数据A19～A16S6～S3READY（高电平）IO/M*WR*T1状态——输出20位存储器地址A19～A0IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态——输出控制信号WR*和数据D7～D0T3和Tw状态——检测数据传送是否能够完成T4状态——完成数据传送I/O写总线周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0输出数据0000S6～S3READY（高电平）IO/M*WR*T1状态——输出16位I/O地址A15～A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态——输出控制信号WR*和数据D7～D0T3和Tw状态——检测数据传送是否能够完成T4状态——完成数据传送存储器读总线周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0输入数据A19～A16S6～S3READY（高电平）IO/M*RD*T1状态——输出20位存储器地址A19～A0IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态——输出控制信号RD*T3和Tw状态——检测数据传送是否能够完成T4状态——前沿读取数据，完成数据传送演示存储器读[20002H]＝35HI/O读总线周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0输入数据S6～S3READY（高电平）IO/M*RD*0000T1状态——输出16位I/O地址A15～A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态——输出控制信号RD*T3和Tw状态——检测数据传送是否能够完成T4状态——前沿读取数据，完成数据传送插入等待状态Tw同步时序通过插入等待状态，来使速度差别较大的两部分保持同步在读写总线周期中，判断是否插入Tw1.在T3的前沿检测READY引脚是否有效2.如果READY无效，在T3和T4之间插入一个等效于T3的Tw，转13.如果READY有效，执行完该T状态，进入T4状态演示等待状态T1T2T3TwTwTwT4CLKREADY前沿检测动态2最大组态的写总线时序111110T4T3T2T1A15～A8A19～A16S6～S3由8288产生ALES2*～S0*CLKA19/S6～A16/S3A15～A8DEN写命令AD7～AD0A7～A0输出数据DT/R*AMWTC*MWTC*3最大组态的读总线时序111101A15～A8A19～A16S6～S3ALES2*～S0*CLKA19/S6～A16/S3A15～A8DEN由8288产生输入数据A7～A0AD7～AD0T4T3T2T1DT/R*MRDC*基本控制信号的组合方法I/O读I/O写存储器读存储器写1092.5总线

(P70)110主要内容：总线的基本概念和分类；总线的工作方式；常用系统总线标准。1111.概述总线：

是一组导线和相关的控制、驱动电路的集合。是计算机系统各部件之间传输地址、数据和控制信息的通道。地址总线（AB）数据总线（DB）控制总线（CB）1122.总线分类CPU总线系统总线外部总线片内总线片外总线按相对CPU的位置分按层次结构分1133.总线的系统结构单总线结构CPUMMI/OI/OI/O114多总线结构面向CPU的双总线结构面向主存的双总线结构双总线结构多总线结构115面向CPU的双总线结构存储器与I/O接口间无直接通道CPUMI/OI/OI/O116面向存储器的双总线结构在单总线结构基础上增加一条CPU到存储器的高速总线CPUMI/OI/OI/O117现代微机中的多总线结构1184.总线的基本功能数据传送仲裁控制出错处理总线驱动1195.常用系统总线ISA（8/16位）PCI（32/64位）AGP（加速图形端口，用于提高图形处理能力）PCI-E（PCIExpress）目前最新的系统总线标准，采用串行方式传输数据，依靠高频率来获得高性能。1206.总线的主要性能指标总线带宽（B/S）：单位时间内总线上可传送的数据量总线位宽（bit）：能同时传送的数据位数总线的工作频率（MHz）总线带宽=（位宽/8）（工作频率/每个存取周期的时钟数）121七、8088系统总线

(P87)1227.两种工作模式下的总线连接8088可工作于两种模式下最小模式为单处理器模式，控制信号较少，一般可不必接总线控制器。最大模式为多处理器模式，控制信号较多，须通过总线控制器与总线相连。补充：三态门和D触发器三态门和以D触发器形成的锁存器是微机接口电路中最常使用的两类逻辑电路三态门：功率放大、导通开关器件共用总线时，一般使用三态电路：需要使用总线的时候打开三态门；不使用的时候关闭三态门，使之处于高阻D触发器：信号保持，也可用作导通开关三态锁存三态缓冲器（三态门）具有单向导通和三态的特性T为低平时：输出为高阻抗（三态）T为高电平时：输出为输入的反相TAF表示反相或低电平有效TAFTAFTAF74LS244双4位单向缓冲器分成4位的两组每组的控制端连接在一起控制端低电平有效输出与输入同相每一位都是一个三态门，每4个三态门的控制端连接在一起双向三态缓冲器具有双向导通和三态的特性ABTOE*OE*＝0，导通T＝1A→BT＝0A←BOE*＝1，不导通Intel82868位双向缓冲器控制端连接在一起，低电平有效可以双向导通