微机原理与接口分析 第6章

6.18086系统总线结构6.28086系统总线时序第6章微处理器8086的总线结构和时序返回主目录第6章微处理器8086的总线结构和时序

微处理器的外部结构表现为数量有限的输入输出引脚，这些引脚构成了微处理器级总线。微处理器通过微处理器级总线和其它逻辑电路连接组成主机板系统，形成系统级总线，简称系统总线。

存储器和I/O设备通过接口电路连接在系统总线上。总线控制逻辑：微处理器级总线和系统级总线之间的接口逻辑电路。总线控制逻辑中的驱动器和接收器是为了提高总线的驱动电流的能力和承受电容负载的能力。CPU和总线控制逻辑中信号的时序是由系统时钟信号控制的。总线周期：8086CPU通过总线对存储器或I/O接口进行一次访问所需的时间，基本的总线周期包括4个时钟周期。本章重点讨论8086最小方式系统和最大方式系统中系统总线的结构和时序。6.18086系统总线结构

8086微处理器为40条引脚的双列直插式封装。采用分时复用的地址/数据总线，因而部分引脚具有两种功能。8086微处理器有两种工作方式：最小方式。用于由单微处理器组成的小系统，在这种方式中，由8086CPU直接产生小系统所需要的全部控制信号。最大方式。8086CPU不直接提供用于存储器或I/O读写的读写命令等控制信号，而是将当前要执行的传送操作类型编码为3个状态位输出，由总线控制器8288对状态信息进行译码产生相应控制信号。图6.1给出了8086引脚图。下面先说明8086在两种工作方式下公用引脚的定义，然后按工作方式介绍其它引脚的定义和系统总线结构。

6.1.1两种工作方式公用引脚定义引脚构成了微处理器级总线，引脚功能也就是微处理器级总线的功能。在8086CPU的40条引脚中：

引脚1和引脚20(GND)为接地端；引脚40(VCC)为电源输入端，采用的电源电压为+5V±10%；引脚19(CLK)为时钟信号输入端。时钟信号占空比为33%时是最佳状态。最高频率对8086为5MHz，对8086—2为8MHz，对8086—1为10MHz。其余36个引脚按其功能来分，属地址/数据总线的有20条引脚，属控制总线的有16条引脚。

1.地址/数据总线8086CPU有20条地址总线，16条数据总线。为减少引脚，采用分时复用方式，共占20条引脚。AD15~AD0(输入/输出，三态)为分时复用地址/数据总线。当执行对存储器读写或在I/O端口输入输出操作的总线周期的T1状态时，作为地址总线输出A15~A016位地址，而在其它T状态时，作为双向数据总线输入或输出D15~D016位数据。A19/S6#,A18/S5#,A17/S4和A16/S3(输出，三态)为分时复用的地址/状态信号线。

2.控制总线控制总线有16条引脚。其中引脚24~31这8条引脚在两种工作方式下定义的功能有所不同。两种工作方式下公用的8条控制引脚有：1)MN/MX(输入)工作方式控制线。接+5V时，CPU处于最小工作方式；接地时，CPU处于最大工作方式。2)RD(输出，三态)读信号，低电平有效。RD信号有效时表示CPU正在执行从存储器或I/O端口输入的操作。3)NMI(输入)非可屏蔽中断请求输入信号，上升沿有效。当该引脚输入一个由低变高的信号时，CPU在执行完现行指令后，立即进行中断处理。CPU对该中断请求信号的响应不受标志寄存器中断允许标志位IF状态的影响。4)INTR(输入)可屏蔽中断请求输入信号，高电平有效。当INTR为高电平时，表示外部有中断请求。CPU在每条指令的最后一个时钟周期对INTR进行测试，以便决定现行指令执行完后是否响应中断。CPU对可屏蔽中断的响应受中断允许标志位IF状态的影响。5)RESET(输入)系统复位信号，高电平有效(至少保持4个时钟周期)。RESET信号有效时，CPU清除IP、DS、ES、SS、标志寄存器和指令队列为0及置CS为0FFFFH。该信号结束后，CPU从存储器的0FFFF0H地址开始读取和执行指令。系统加电或操作员在键盘上进行“RESET”操作时产生RESET信号。6)READY(输入)准备好信号，来自存储器或I/O接口的应答信号，高电平有效。CPU在T3状态的开始检查READY信号，当READY信号有效时，表示存储器或I/O端口准备就绪，将在下一个时钟周期内将数据置入到数据总线上(输入时)或从数据总线上取走数据(输出时)，完成总线周期。作用：为了保证CPU和慢速的存储器或I/O端口之间传送数据所必须的。该信号由存储器或I/O端口根据其速度用硬件电路产生。若READY信号为低电平，则表示存储器或I/O端口没有准备就绪，CPU可自动插入一个或几个等待周期(在每个等待周期的开始，同样对READY信号进行检查)，直到READY信号有效为止。7)(输入)测试信号，低电平有效。当CPU执行WAIT指令的操作时，每隔5个时钟周期对输入端进行一次测试，若为高电平，则CPU继续处于等待状态。直到出现低电平时，CPU才开始执行下一条指令。8)/S7(输出，三态)它也是一个分时复用引脚。在总线周期的T1状态输出，在总线周期的其它T状态输出S7。S7指示状态，目前还没有定义。信号低电平有效。有效表示使用高8位数据线AD15~AD8；否则只使用低8位数据线AD7~AD0。和地址总线的A0状态组合在一起表示的功能如表6.2所示。同地址信号一样，信号也需要进行锁存。

6.1.2最小方式下引脚定义和系统总线结构当MN/引脚接+5V时，CPU处于最小工作方式，引脚24~31这8条控制引脚的功能定义如下：1)(输出)是处理器发向中断控制器的中断响应信号。在相邻的两个总线周期中输出两个负脉冲。2)ALE(输出)地址锁存允许信号，高电平有效，当ALE信号有效时，表示地址线上的地址信息有效。利用它的下降沿把地址信号和信号锁存在8282地址锁存器(见图6.2和图6.3)中。3)(输出，三态)数据允许信号，低电平有效。当信号有效时，表示CPU准备好接收和发送数据。如果系统中数据线接有双向收发器8286(见图6.2和图6.4)，该信号作为8286的选通信号。4)DT/(输出，三态)数据收/发信号，表示CPU是接收数据(低电平)，还是发送数据(高电平)，用于控制双向收发器8286的传送方向。5)M/(输出，三态)M/信号用于区分是访问存储器(高电平)，还是访问I/O端口(低电平)。6)(输出，三态)写信号，低电平有效。当有效时，表示CPU正在执行向存储器或I/O端口的输出操作。7)HOLD(输入)HOLD是系统中其它总线主控设备向CPU请求总线使用权的总线申请信号，高电平有效。CPU让出总线控制权直到这个信号撤消后才恢复对总线的控制权。8)HLDA(输出)HLDA是CPU对系统中其它总线主控设备请求总线使用权的应答信号，高电平有效。当CPU让出总线使用权时，就发出这个信号，并使微处理器所有具有三态的引脚处于高阻状态，与外部隔离。在8086最小方式下，M/,和的组合根据表6.3决定传送类型。图6.2给出了一个典型的8086最小方式系统的系统总线结构。8284A实际上不只是时钟电路，它除了提供频率恒定的时钟信号外，还具有复位信号发生电路和准备好信号控制电路。复位信号发生电路产生系统复位信号RESET，准备好信号控制电路用于对存储器或I/O接口产生的准备好信号READY进行同步。8284A的典型用法如图6.5所示。在8086最小方式系统中，系统总线由3组总线组成：地址总线A0~A19；数据总线D0~D15；控制总线有、M/,,,NMI、INTR、、HOLD、HLDA、、READY和RESET等。6.28086系统总线时序8086的时钟频率为5MHz，故时钟周期为200ns。CPU每执行一条指令，至少要通过总线对存储器访问一次(取指令)。8086CPU通过总线对外部(存储器或I/O接口)进行一次访问所需的时间称为一个总线周期。一个总线周期至少包括4个时钟周期即T1,T2,T3和T4，处在这些基本时钟周期中的总线状态称为T状态。8086CPU采用分时复用的地址/数据总线，在一个总线周期内，首先利用总线传送地址，然后再利用同一总线传送数据。在T1状态，BIU把要访问的存储单元或I/O端口的地址输出到总线上。读周期，在T2中使总线处于浮动的(高阻)缓冲状态，以使CPU有足够的时间从输出地址方式转变为输入(读)数据方式。然后在T4状态的开始，CPU从总线上读入数据。写周期，由于输出地址和输出数据都是写总线过程，CPU不必转变读写工作方式，因而不需要缓冲区，CPU在T2~T4中把数据输出到总线上。考虑到CPU和慢速的存储器或I/O接口之间传送的实际情况，8086具有在总线周期的T3和T4之间插入若干个附加时钟周期的功能。这种附加周期称为等待周期TW。

特别需要指出，仅当BIU需要填补指令队列的空缺，或者当EU在执行指令过程中需要申请一个总线周期时，BIU才会进入执行总线周期的工作状态。在两个总线周期之间，可能出现一些没有BIU活动的时钟周期T1，处于这种时钟周期中的总线状态被称为空闲状态，或简称T1状态。图6.9给出了典型的总线周期序列。

6.2.1最小方式系统总线周期时序

1.读总线周期和写总线周期图6.10为8086最小方式时读和写总线周期时序图。在读总线周期或写总线周期中，可利用READY信号产生电路产生READY信号并经8284同步后加到CPU的READY线上，使C