循环码编解码器设计

VHDL语言的循环码编译码器设计.参考资料字通信》第二版第7章第4节循环码 (循环码原理)《通信原理》第六版第11章第6节循环码(循环码原理循环码的编解码方法)《EDA技术与应用》第三版第7章第1节组合逻辑电路设计应用(编码器设计译码器设计)/wlkc/course/180002088-1/203-03.htm(网上资料).设计原理2.1编码器的设计VHDL是一种行为描述语言，其编程结构类似于计算机中的C语言，在描述复杂逻辑设计时，非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。在本设计中，应用VHDL语言，在Altera公司的QuartusII7.2软件环境下，按照自顶而下的设计方法，对编译码器进行设计仿真。根据给定的(n,k)值选定生成多项式g(x)，即从xn+1的因子中选一个(n-k)次多项式作为，假设给定信息码组为m(x)=(mk-1,mk-2...m0),其次数小于k，则xn-km(x)的次数必定小于n。用g(x)除xn-km(x)，得到余式r(x)，r(x)的次数必定小于g(x)的次数，即小于(n-k)。将此余式r(x)加于信息位之后作为监督位，即r(x)和xn-km(x)相加，得到多项式必定是一个码组多项式。因为它必定能被g(x)整除，且商的次数不大于(k-1)。根据以上原理，循环码的编码步骤可以归纳如下：用xn-k乘信息码m(x)，这一运算实际上是在信息码后附加上(n-k)个“0”用g(x)除xn-km(x)得到商Q(X)编出的码组T(x)=xn-km(x)+r(x)。由此可见，编码的核心是如何确定余式r(x)，找到r(x)后，可直接将其所代表的编码位附加到信息位之后，完成编码。编码电路可采用(n-k)级反馈移位寄存器和异或门(模2加)组成的除法电路实现。2.2译码器的设计接收端译码的要求有两个：检错和纠错。检错若接收码组R(x)与发送码组相同，即R(x)=T(x),则R(x)必定能被g(x)整除；若在传输中发生错误，即R(x)尹T(x),则R(x)被g(x)除时可能除不尽而有余项，从而发生错误。因此，可以以余项是否为零来判断接收码组中有无错误。但是，有错码的接收码组也有可能被g(x)整除，这时的错码就不能检出。这种错误称为不可检错误，其误码必定超过了此编码的检错能力。纠错为了能够纠错，要求每个可纠正的错误图样必须与一个特定余式有一一对应关系。只有存在上述一一对应的关系时，才可能从上述余式唯一地决定错误图样，从而纠正错码。以下是为纠错而设计的。由于(7,4)循环码的最小码距为d0=3，由d0>2t+1得，此循环码只能纠正一个错码。当经过信道传输后发生错误时，接收码组多项式R(x)不再是的倍式。其中S(x)是R(x)除以g(x)后的余式，是不大于r-1次的码组多项式，称为伴随多项式或校正子多项式。时接收码组多项式可表示为发送码组多项式T(x)与差错多项式E(x)之和，艮"R(x)=T(x)+E(x)综合以上式子，我们由就可进一步确定E(x)：S(x)=rem[T(x)+E(x)]=rem[E(x)]g(x) g(x)对于一个S(x)，E(x)可能有多种形式。由S(x)确定E(x)时同样使用最大似然比准则。对最小码重的差错多项式E(x)，由上式求出对应的伴随多项式S(x)，将E(x)与S(x)的对应关系列成译码表。当收到任一码组R(x)后，利用S(x)=rem[R(x)/g(x)]求出S(x)，对照译码表找到E(x)，再用R(x)=T(x)+E(x)求T(x)，即T(x)=R(x)+E(x)为已经纠错的原发送码组。纠错完毕之后，只需要取纠错后的前四位，即为所译码元。而在实际电路设计过程中，由于二进制只有0与1两种状态，知道错误位置后，可以直接对该位置的码元取反即可。综上所述，纠错的步骤如下：把接收码组R(x)送入除法电路，得到余数D1D2D3即为伴随矩阵S(x)。由典型生成矩阵G和典型监督矩阵HT之间的关系可进一步求得，再由S=E.HT可得错误图样E(x)，这样就可以确定错码的位置。(3)根据错误的码位，对该码位的码元取反输出便可得到原发送码组T(x)。其中，T(x)的前四位即为译出码元m(x)。.设计步骤3.1VHDL设计流程循环码编译系统的结构循环码编译系统结构图如图所示。由定时控制单元信码发生器、编码器单元、模拟错码发生器、错码位置计算单元、纠错单元组成。其中错码位置计算单元和纠错单元合在一起构成译码器。信道3.2程序流程分析该程序流程主要通过输入一组四位信息码组，然后根据编码后的余数输出对编码进行检错判断，若输出余数为000则无错码。3.3程序设计根据程序流程图编写程序，源程序如下所示：LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcycleISPORT(datain:INSTDLOGIC;clk,clr,clr2:INSTD_LOGIC;enable1:instd_logic;enable2:instd_logic;tout:outstd_logic_vector(6downto0);judge:outstd_logic_vector(1downto0));ENDcycle;ARCHITECTUREarc_cycleOFcycleISSIGNALd0,d1,d2:STD_LOGIC;signalq1,q2,q0:STD_LOGIC_vector(7downto0):="00000000";signaldataout:std_logic;signaldin:std_logic_vector(6downto0);signalrout:std_logic_vector(2downto0);--signaldin:std_logic_vector(6downto0):="0000000";BEGINu1:process(clk)variableg:std_logic;variablem:integerrange1to8;beginif(clk'eventandclk='1')thenifclr=Ttheng:='0‘；m:=1;dataout<=,0,;elseifm<=8thenifm<=4thendataout<=datain;casemiswhen1=>din(6)<=dataout;when2=>din(6)<=dataout;when3=>din(5)<=dataout;when5=>din(3)<=dataout;when6=>din(2)<=dataout;when7=>din(1)<=dataout;when8=>din(0)<=dataout;endcase;g:=datainXORd2;elsedataout<=d2;casemiswhen1=>din(6)<=dataout;when2=>din(6)<=dataout;when3=>din(5)<=dataout;when4=>din(4)<=dataout;when5=>din(3)<=dataout;when6=>din(2)<=dataout;when7=>din(1)<=dataout;when8=>din(0)<=dataout;endcase;g:='0';endif;d2<=d1;d1<=gXORd0;d0<=g;m:=m+1;endif;endif;endif;endprocessu1;u2:process(clk)beginif(clk'eventandclk='1')thenifenable1='1'thenforiin1to7loopq2(i)<=q1(i-1);q1(i)<=q2(i-1)xorq0(i-1);q0(i)<=din(7-i)xorq2(i-1);endloop;rout(0)<=q0(7);rout(1)<=q1⑺；rout(2)<=q2(7);q0(0)<=q0(7);q2(0)<=q2(7);q1(0)<=q1⑺；endif;endif;endprocessu2;u3:process(clk)beginif(clk'eventandclk='1')thenifenable2='1'then--enable2if(clr2=T)thentout<="0000000";judge<="00";elsecaseroutistout<=din(6downto1)&(notdin(0));judge<="11";when"101"=>tout<=(notdin(6))&din(5downto0);judge<="11”;when"0