第6章 存储器设计

第6章存储器设计存储器存储方式存储单元8位二进制字节编号地址§6.1存储器分类一、存储器的分类1、按存储介质分类半导体存储器、磁表面存储器、光表面存储器2、按存储器的读写功能分类只读存储器（ROM）、随机存储器(RAM）3、按信息的可保存性分类非永久性记忆的存储器、永久性记忆的存储器4、按在微机系统中的作用分类

主存储器、辅助存储器、高速缓冲存储器二、半导体存储器的分类与选用原则1、分类及特点2、选用原则ROM与RAM的选用ROM类型的选用RAM类型的选用芯片型号的选用掩模ROMPROMEPROMEPROMFlashROM2（4个层面）SRAMDRAM内存条FlashROM特点：

兼具EEPROM、SRAM和DRAM的优点FlashROM应用：

主板、显卡BIOS

移动存储器

MP3播放器数码相机、摄像机存储卡嵌入式、便携式系统电子盘典型FlashROM芯片：

SST28EF020（256KB)Intel28F032SA（4MB）

……速度高、密度大；非易失（掉电时信息不丢失）；内含命令、状态寄存器，可在系统编程；可整片/按扇区/按页面/按字节擦写；有数据保护、保密能力。存储系统的层次结构

1、存储系统的层次结构

是指把各种不同存储容量、存取速度和价格的存储器按层次结构组成多层存储器，并通过管理软件和辅助硬件有机组合成统一的整体，使所存放的程序和数据按层次分布在各种存储器中,核心是解决容量、速度、价格间的矛盾

2、常用的存储系统的层次结构主要由高速缓冲存储器Cache、主存储器和辅助存储器组成

3、解决CPU与主存储器速度差所采取的措施（1）CPU内部设置多个通用寄存器（2）采用多存储模块交叉存取（3）采用高速缓冲存储器（Cache）

§6.2存储器的基本性能指标

1、存储容量（1）存储容量=存储器单元数×每单元二进制位数（2）换算关系：

1KB=210B=1024B1MB=220B=1024KB1GB=230B=1024MB1TB=240B=1024GB2、读写速度（1）存取时间：启动一次存储器操作到完成该操作所经历的时间。时间越小，存储速度越快。如DRAM：100ns～200ns，SRAM：20ns～40ns。（2）存取周期：连续两次独立的存储器操作所需要的最短的时间。一般情况下，存取周期略大于存取时间。

tcyc(R)<4T–tda

–tD

–T

tcyc(R)：最小读出时间4T：最小总线周期tda

：地址总线延时时间tD

：其他因素引起的总线附加延时

3、非易失性：存储器在掉电后信息仍然能够保持

4、可靠性：用平均故障时间MTBF（MeanTimeBetweenFailures）来衡量。MTBF越长，可靠性越高。5、功耗：存储器耗电的多少，同时反映了其发热的程度。

6、成本、体积等§

6.3

存储器芯片与CPU的接口特性——设计/扩展存储器系统的基础片选地址片内地址高位地址低位地址内存地址1.各种存储器芯片的接口共性4类接口信号线（电源线除外）数据线地址线片选线读/写控制线直连直连地址译码器DB低位

高位AB匹配直连等待产生电路CB相应线CPU不匹配关键：高低位AB如何划分根据译码方式的不同，可有三种常用片选控制方法：1、线选法2、全译码法3、局部译码法1.线选法除将低位地址线直接接片内地址外，把余下的高位地址线分别作为各个存储器芯片内片选控制信号。注意：片选地址线每次寻址时只能有一位有效，不允许同时有多位有效。A10～A02KB(1)2KB(2)2KB(3)2KB(4)2KB(5)CSCSCSCSCSA11A12A13A14A15常用片选控制方法：线选法局部译码法全译码法常用片选控制方法：线选法局部译码法全译码法2.局部译码法对高位地址总线中的一部分(而不是全部)进行译码，以产生各存储器芯片的片选控制信号。A11～A04KB(1)4KB(2)4KB(8)CSCSCSY0Y1Y7译码器A15～A12中任三根当采用线选法地址线不够用，而又不需要全部存储空间的寻址能力时，可采用这种方法。常用片选控制方法：线选法局部译码法全译码法4KB(1)A11～A0A15～A12译码器4KB(2)4KB(16)CSCSCSY0Y1Y153.全译码法对高位地址总线全部译码，译码输出作为各芯片的片选信号。线选法和局都译码法虽电路简单，但都存在地址重叠和地址不连续问题，使寻址空间利用率降低，所以一般多采用全译码法。2.内存储器系统的构成原理三项任务确定结构——单体？多体？选择芯片设计接口——关键对8位机，单体对32位机，4体对16位机，双体▪▪▪▪▪▪BHE、A0组合：BHEA0总线使用情况

00从偶地址单元开始，在16位数据总线上进行字传送

01从奇地址单元开始，在高8位数据总线上进行字节传送

10从偶地址单元开始，在低8位数据总线上进行字节传送

11无效控制总线(1)BHE/S7：高8位数据总线允许/状态复用引脚。在总线周期的T1状态，此引脚输出BHE信号，表示高8位数据线D15-D8上的数据有效。在8086中，S7未定义。A0~A23BHE80286D0~D15地址锁存器80286存储器结构A1~A23A0BHE地址总线D0~D7D8~D15数据总线偶数存储体奇数存储体FFFFFEFFFFFC

000002000000000003000001

FFFFFDFFFFFF8086CPU对存储器的读方式A2~A31BHE80386/80486BE0BE3D0~D31地址锁存器386/486存储器结构存储体0存储体1存储体2存储体3数据收/发驱动器A2~A31BE0BE1BE2BE3D0~D7D16~D23D24~D31D8~D15D0~D313、归结为（8位）单体存储器的设计：•

芯片选择•接口设计•

位、字扩展通过位扩展，满足（8位）字长要求通过字扩展，满足字数（地址单元数）要求——重点是在地址分配基础上的地址译码与地址总线的连接/转换与控制总线的连接/转换与数据总线的连接/转换

4、存储器扩展用多片存储芯片构成一个需要的内存空间；各存储器芯片在整个内存中占据不同的地址范围；任一时刻仅有一片（或一组）被选中。

存储器芯片的存储容量等于：

单元数×每单元的位数字节数字长扩展单元扩展字长

存储器扩展方法位扩展字扩展字位扩展扩展字长扩展单元数既扩展字长也扩展单元数位扩展构成内存的存储器芯片的字长小于内存单元的字长时——需进行位扩展。位扩展：每单元字长的扩展。位扩展例用8片2164A芯片构成64KB存储器。LS158A0~A7A8~A152164A2164A2164ADBABD0D1D70000HFFFFH.…位扩展方法：将每片的地址线、控制线并联，数据线分别引出。位扩展特点：存储器的单元数不变，位数增加。字扩展地址空间的扩展芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联。片选端分别引出，以使每个芯片有不同的地址范围。A0～A10DBABD0～D7A0~A10R/WCS2K×8D0～D7A0～A102K×8D0～D7D0～D7A0~A10CS译码器Y0Y1高位地址R/W字扩展示意图字扩展例用两片64K×8位的SRAM芯片构成容量为128KB的存储器两芯片的地址范围分别为：20000H～2FFFFH30000H～3FFFFH

字扩展例G1G2AG2BCBAY2Y3&MEMRMEMWA19A18A17A1674LS138高位地址：芯片1：0010芯片2：0011A19A18A17A16芯片1芯片2字位扩展设计过程：根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为L×K，要构成容量为M×N的存储器，需要的芯片数为：

（M/L）×（N/K）【例】试用8K×4位存储芯片设计一个48KB容量的8位单体存储器。设地址总线为A19—A0,存储器起始地址为90000H。解：（1）位扩展——确定芯片数/组，满足字长要求；（组内各芯片CS端并联，数据线分联）

（2）字扩展——确定组数，满足容量要求；（各组CS端分联，对应数据端并联）

（3）选择译码芯片，进行地址译码设置

——满足地址范围要求；

（4）直接画出接口连接图。【例2】设计结果图：CS（11）8kx4位CS（12）8kx4位CS（2）8kx4位CS（1）8kx4位⃘74LS138●A18A17A16A15A14A13A19MRMWD7D0A12A0|D7D4D3