实验四 多功能数字钟

1电子线路设计、测试与实验华中科技大学电子与信息工程系HUAZHONGUNIVERSITYOFSCIENCEANDTECHNOLOGY计数、译码、显示电路-简易数字钟的设计与实现18周数字阶段操作考试计数、译码、显示电路（实验二十一P159）实验目的实验内容与具体要求计数器40161的逻辑功能及其应用译码显示电路的构成实验注意事项一、实验目的

掌握40161的逻辑功能及使用方法；掌握同步计数器的设计与实现方法；掌握译码、显示电路的构成及使用方法；

学习小型数字电路设计、组装与调试的方法。二、实验内容与具体要求(P133)

-设计组装实现简易数字钟组装数字钟实现计时、清零、校时与定时闹钟功能。用161设计并组装60进制计数、译码、显示电路;CP=1Hz时，利用数码管调试60进制计数、译码、显示电路观察并记录实验结果；CP=1kHz时(信号源)，观测并记录60进制计数器个位输出Q0、Q1、Q2、Q3以及CP的波形，比较它们的时序关系。注意：示波器触发源的选择。*利用发光二极管搭建60进制计数器个位输出的显示电路;设计并组装24进制计数、译码、显示电路;简易数字电子钟电路*基本功能要求：①

准确计时，以数字形式显示时、分的时间；②

小时的计时要求为“24进制”，分的计时要求为60进位；③

校正时间。当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时）。校时是数字钟应具备的基本功能。对校时电路的要求是，在小时校正时不影响分的正常计数；在分校正时不影响小时的正常计数。数字钟电路系统的组成框图

数字钟电路系统由主体电路和扩展电路两大部分所组成

振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲秒计数器计满60后向分计数器进位

分计数器计满60后向小时计数器进位

小时计数器按照“23:59:59翻0”规律计数

计数器的输出经译码器送显示器

计时出现误差时可以用校时电路进行校时、校分、校秒扩展电路必须在主体电路正常运行的情况下才能进行功能扩展

三、计数器40161的逻辑功能及其应用4位二进制同步加(递增)计数器P161表5.21.4CC40161功能表1.40161的逻辑功能:清零使能数据输入置数进位置数ET=ETT&ETPCO=Q3Q2Q1Q0ETCP操作状态0xxx异步清零10x同步预置110保持111计数1.40161的时序波形图2.构成任意进制计数器的方法

利用同步预置清零利用异步清零优点：清零可靠输出没有毛刺反馈清零反馈置数3.构成多位计数器的级联方法串行进位（异步）优点：简单；缺点：速度较慢六十进制计数器:出现竞争冒险的可能性较大六十进制计数器并行进位（同步）优点：速度较快；缺点：较复杂。3.构成多位计数器的级联方法PinAssignmentsTopViewSegmentIdentificationDisplay:灯测试灭灯锁存A3A0A1A2译码器CD4511BC四、译码显示电路的构成BCD-to-7SegmentLatch/Decoder/Driver*Dependsupon theBCDcodeappliedduringthe0to1transitionofLE.X=Don’tCareTruthTableLightEmittingDiode(LED)Readout2.共阴七段显示器3.译码显示电路的构成公共限流电阻五、实验注意事项1．电源 （VDD=＋5V、VSS=地） 核对无误，再接入！2．输出端切忌短路、线与！3．CMOS电路多余输入端——

不能悬空4．电路图一定要标上芯片引脚号5．芯片管脚图6.CMOS电路驱动TTL电路的能力有限。六、进度安排16周：计时、清零功能安装与调试17周：数字钟基本及扩展功能调试与验收17周：综合