存储子系统-2-半导体

TTL集成电路的全名是晶体管-晶体管逻辑（Transistor-TransistorLogic),CMOS互补对称金属氧化物半导体（Complementarysymmetrymetaloxidesemiconductor）输出L：<0.8V；H：>2.4V。

输入L：<1.2V；H：>2.0V输出L：<0.1*Vcc；H：>0.9*Vcc。

输入L：<0.3*Vcc；H：>0.7*Vcc.预备知识ECL射极耦合逻辑（EmitterCoupleLogic）

MOS金属氧化物半导体(场效应管)14.2半导体存储原理及芯片双极型MOS型TTL型ECL型速度很快、功耗大、容量小电路结构P-MOSN-MOSCMOS(PN两者互补组成)功耗小、容量大工作方式静态MOS动态MOS（静态MOS除外）2存储信息原理静态存储器SRAM动态存储器DRAM（双极型、静态MOS型）：依靠双稳态电路内部交叉反馈的机制存储信息。（动态MOS型）：依靠电容存储电荷的原理存储信息。功耗较大,速度快,作Cache。功耗较小,容量大,速度较快,作主存。34.2.1双极型存储单元与芯片读放VCCWWZBAD1D2V1V2二极管集电极耦合式双极型单元V1导通,V2截止:信息为0V1截止,V2导通:信息为1（1）写入“0”、“1”（3）读出“0”、“1”（2）信号保持选中：Z线0.3V4TTL型存储芯片举例SN7418916×4VCCA1A0A2A3DI4DO4DI3DO3GNDDI2DO2DI1DO1SwSN74189芯片引脚图SVCC

:

电源A0~3:地址DI1~4：数据输入DO1~4：数据输出GND：接地线:片选信号W:读\写信号5列译码A1A0A3

A2y0y1y2y3行译码x0x1x2x3DI4DO4DI3DO3DI2DO2DI1DO1SN74189芯片内部四个位平面的行列译码结构示意【分析】地址码为0001时6一个位平面内部的行列译码结构示意I/OI/OI/OI/Ox0x1x2x3y3y2y1y0W0W0W1W1W2W2W3W3DiDo74.2.2静态MOS存储单元与芯片VccT3T1T4T2T5T6ZWWN沟道-MOS六管(场效应管)静态存储单元81.六管单元（1）组成T1、T3：MOS反相器Vcc触发器T3T1T4T2T2、T4：MOS反相器T5T6T5、T6：控制门管ZZ：字线，选择存储单元(高电平)位线，完成读/写操作WWW、W：（2）定义“0”：T1导通，T2截止；“1”：T1截止，T2导通。9（3）工作T5、T6Z：加高电平，高、低电平，写1/0。（4）保持只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，故称静态。VccT3T1T4T2T5T6ZWW导通，选中该单元。写入：在W、W上分别加读出：根据W、W上有无电流，读1/0。Z：加低电平，T5、T6截止，该单元未选中，保持原状态。静态单元是非破坏性读出，读出后原内容不变。10地址端：2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9～A0（入）数据端：D3～D0（双向入/出）控制端：片选CS=0选中芯片=1未选中芯片写使能WE=0写=1读电源、地:VCC、GND2.存储芯片[例]SRAM芯片Intel2114（1K×4位）外特性114.2.3动态MOS存储单元与芯片T1T2T3T4ZWWC1C2动态MOS四管存储单元1.四管单元T1、T2：记忆管C1、C2：柵极电容T3、T4：控制门管Z：字线位线W、W：12（2）定义0：T1导通，T2截止1：T1截止，T2导通T1T2T3T4ZWWC1C2（C1有电荷，C2无电荷）（C1无电荷，C2有电荷）（3）工作Z：加高电平，T3、T4导通，选中该单元。13高电平，断开充电回路，然后字线Z再加高电平（4）保持写入：在W、W上分别加高、低电平，写1/0。读出：W、W先预充电至再根据W、W上有无电流，读出0/1。Z：加低电平，T3、T4截止，该单元未选中，保持原状态。需定期向电容补充电荷（动态刷新），故称动态。四管单元是非破坏性读出，读出过程即实现刷新。T1T2T3T4ZWWC1C2142.单管单元（1）组成C：记忆单元CWZTT：控制门管Z：字线W：位线（2）定义“0”：C无电荷，电平V0（低）“1”：C有电荷，电平V1（高）写入：Z加高电平，T导通，在W上加高/低电平，写1/0。读出：W先预充电，根据W线电位的变化，读1/0。断开充电回路。（3）工作Z加高电平，T导通，153.存储芯片（4）保持Z：加低电平，T截止，该单元未选中，保持原状态。单管单元是破坏性读出，读出后需重写。CWZT外特性：例.DRAM芯片2164（64K×1位）16地址端：216（64K×1）18916GNDCASDoA6A3A4A5A7A7～A0（入）数据端：Di（入）控制端：片选写使能WE=0写=1读电源、地空闲/刷新DiWERASA0A2A1Vcc分时复用，提供16位地址。Do（出）行地址选通RAS列地址选通CAS：=0时A7～A0为行地址高8位地址：=0时A7～A0为列地址低8位地址1脚未用，或在新型号中用于片内自动刷新。171M×4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（NC）。10根地址线，4根数据线，行列选通信号RAS和CAS。以及读写控制WE和输出允许OE。18行地址锁存器和列地址锁存器：分时传送地址码。先传送地址码A0～A9，由行选通信号RAS打入到行地址锁存器；然后传送地址码A10～A19，由列选通信号CAS打入到列地址锁存器。19刷新计数器和相应的控制电路：DRAM要定期刷新，按行刷新，刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行，通过2选1多路开关来提供刷新行地址或正常读/写的行地址。204.2.4半导体只读存储器1、MROM(掩模型只读存储器)2、PROM(可一次编程只读存储器)3、EPROM(可擦除可编程只读存储器)4、EEPROM(电擦除可重写只读存储器)5、FLASH(快擦写型电可重编程存储器)214.3主存的组织4.3.1半导体存储器逻辑设计需解决：芯片的选用、片内地址分配与片选逻辑、信号线的连接。22[例1]用2114（1K×4）SRAM芯片组成容量为4K×8的存储器。地址总线A15～A0（低）,双向数据总线D7～D0（低）,读/写信号线R/W。给出芯片内部地址分配与片选逻辑,并画出M框图。231.计算芯片数（1）先扩展位数，再扩展单元数。

2片1K×41K×84组1K×8

4K×8

8片（2）先扩展单元数，再扩展位数。

4片1K×4

4K×4

2组4K×44K×88片24存储器寻址逻辑2.地址分配与片选逻辑芯片内的寻址系统(二级译码)芯片外的地址分配与片选逻辑为芯片分配哪几位地址，以便寻找片内的存储单元由哪几位地址形成芯片选择逻辑，以便寻找芯片存储空间分配：4KB存储器在16位地址空间（64KB）中占据任意连续区间。2564KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址寻址：4KBA15…A12

A11A10A9……A0A11～A0000

……

0任意值

001

……

1011

……

1101

……

1010

……

0100

……

0110

……

0111

……

1片选

片内地址

26低位地址分配给芯片，高位地址形成片选逻辑。芯片片内地址片选信号片选逻辑1K1K1K1KA9～A0A9～A0A9～A0A9～A0A11A10A11A10A11A10A11A10CS0CS1CS2CS3273.线路连接（1）扩展位数41K×41K×44101K×41K×44101K×41K×441041K×41K×441044A9~A0D7~D4D3~D044R/WA11A10CS3A11A10CS0A11A10CS1A11A10CS2（2）扩展单元数（3）连接控制线（4）片选逻辑电路总线地址：010101010101，分析其访存情况28某半导体存储器，按字节编址。其中，0000H～07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H～13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15～A0（低）。给出地址分配和片选逻辑。[例2]1.计算容量和芯片数ROM区：2KBRAM区：3KB存储空间分配：2.地址分配与片选逻辑先安排大容量芯片（放地址低端），再安排小容量芯片。便于拟定片选逻辑。共3片29A15A14A13A12A11A10A9…A0000000……0000001……1

000011……1

0001001…1

000010……0

0001000…0低位地址分配给芯片，高位地址形成片选逻辑。芯片片内地址片选信号片选逻辑2K2K1KA10～A0A10～A0A9～A0CS0CS1CS2A12A11A12A11A12A115KB需13位地址寻址：ROMA12～A064KB1K2K2KRAMA10A15A14A13为全0,不使用30[例3]某半导体存储器容量为4K×8，其中固化区2KB选用EPROM芯片2716（2K×8），工作区2KB选用RAM芯片2114（1K×4）；存储器地址总线A15-A0（低），双向数据总线D7-D0（低），读写信号线R/W。问题：请按要求设计此存储器；（1）计算芯片数量及组合关系；（2）分配片内地址与片选逻辑；（3）画出存储器逻辑图和连线；314.3.3主存的外部连接方式1.系统模式CPU存储器地址数据R/WCPU存储器地址数据R/W地址锁存器数据缓冲器总线控制器（a）最小系统模式（b）较大系统模式32CPU存储器地址数据R/W地址锁存器数据缓冲器总线控制器（C）专用存储总线模式专用存储总线334.3.4

主存芯片技术介绍SBSRAM(同步突发静态随机存储器)多端口SRAMFIFO存储器EDODRAM扩展数据输出动态随机存储器SDRAM同步动态随机存储器DDRSDRAM双倍数据率同步动态随机存储器344.3.5

存储器的刷新与校验1.刷新含义和原因含义：刷新。动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄漏，需定期向电容补充电荷，以保持信息不变。定期向电容补充电荷原因：（一）动态存储器的刷新35注意刷新与重写的区别。破坏性读出后重写，以恢复原来的信息。2.最大刷新间隔2ms。以封装后的一个存储芯片为单位，2ms内必须对所有片内存储单元刷新一遍。非破坏性读出的动态M，需补充电荷以保持原来的信息。3.刷新方法逐行刷新。刷新1行所用的时间刷新周期（小于存取周期）刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定。36对主存的访问情况由CPU通过地址总线（AB）提供行+列地址，随机访问。（1）CPU访存：（2）动态芯片刷新：由刷新地址计数器提供