山西大学数字逻辑第四章

概述第

4章组合逻辑电路组合逻辑电路中的竞争冒险加法器和数值比较器数据选择器与数据分配器译码器编码器组合逻辑电路的分析和设计方法本章小结主要要求：

掌握组合逻辑电路和时序逻辑电路的概念。

了解组合逻辑电路的特点与描述方法。4.1

概述一、组合逻辑电路的概念指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。

数字电路根据逻辑功能特点的不同分为组合逻辑电路时序逻辑电路指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。二、组合逻辑电路的特点与描述方法组合逻辑电路的逻辑功能特点：没有存储和记忆作用。

组合电路的组成特点：

由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。组合电路的描述方法主要有逻辑表达式、真值表、卡诺图和逻辑图等。主要要求：理解组合逻辑电路分析与设计的基本方法。熟练掌握逻辑功能的逻辑表达式、真值表、卡诺图和逻辑图表示法及其相互转换。4.2

组合逻辑电路的

分析方法和设计方法4.2.1组合逻辑电路的基本分析方法分析思路：基本步骤：根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。根据给定逻辑图写出输出逻辑式，并进行必要的化简列真值表分析逻辑功能[例]分析下图所示逻辑电路的功能。解：(1)写出输出逻辑函数式ABCYY1YY1001010100111(3)分析逻辑功能(2)列逻辑函数真值表111011101001110010100000YCBA输出输入01010000111100001111根据异或功能可列出真值表如右表；也可先求标准与或式，然后得真值表。后者是分析电路的常用方法。通过分析真值表特点来说明功能。

A、B、C三个输入变量中，有奇数个1时，输出为1，否则输出为0。因此，图示电路为三位判奇电路，又称奇校验电路。0101001100111111

初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。由Si表达式可知，当输入有奇数个1时，Si

=1，否则Si=0。[例]分析下图电路的逻辑功能。解：(2)列真值表(1)写出输出逻辑函数式AiBiCi-1CiSiAiBiCi-10100011110

1

1

1

1111011101001110010100000CiSiCi-1BiAi输出输入11110000由Ci-1表达式可画出其卡诺图为：11101000可列出真值表为(3)分析逻辑功能将两个一位二进制数Ai、Bi

与低位来的进

位Ci-1相加，Si为本位和，Ci为向高位产生的

进位。这种功能的电路称为全加器。【例】分析如图所示逻辑电路的功能。解：1.写出逻辑表达式X=AY=((AB′)′(A′B)′)′Z=((AC′)′(A′C)′)′2.化简逻辑表达式X=AY=((AB′)′(A′B)′)′Z=((AC′)′(A′C)′)′=AB′+A′B=AC′+A′C3.列出真值表

1

1

1

0

1

1

1

0

1

0

0

1

1

1

0

0

1

0

1

0

0

0

0

0

Z

Y

X

C

B

A0000111100111100010110104.确定逻辑功能X=AY=AB′+A′BZ=AC′+A′C这个电路逻辑功能是对输入的二进制码求反码。4.2.2组合逻辑电路的基本设计方法设计思路：基本步骤：分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。分析设计要求并列出真值表→求最简输出逻辑式→画逻辑图→工艺设计。首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值0，何时取值1)

。然后分析输出变量和输入变量间的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。下面通过例题学习如何设计组合逻辑电路

(一)单输出组合逻辑电路设计举例[例]设计一个A、B、C三人表决电路。当表决某个提案时，多数人同意，则提案通过，但A具有否决权。用与非门实现。解：(1)分析设计要求，列出真值表设A、B、C

同意提案时取值为1，不同意时取值为0；Y表示表决结果，提案通过则取值为1，否则取值为0。可得真值表如右。A、B、C三人表决电路多数人同意，则提案通过，但A具有否决权111011101001110010100000YCBA输出输入0000000011111111110(2)化简输出函数Y=AC+ABABC0100011110

1

1

1

0

0

0

0

0用与非门实现，并求最简与非式=((AC+AB)′)′=((AC)′·(AB)′)′(3)根据输出逻辑式画逻辑图YABC[例]设计一个监视交通信号灯工作状态的逻辑电路。

Y=((AC)′·(AB)′)′解：1.逻辑抽象输入变量:红（R）、黄（A）、绿（G）输出变量：故障信号（Z）如果信号灯出现故障，Z为1RAGZR、A、G为1表示灯亮，为0表示灯灭；Z为1表示有故障，为0表示无故障。2.列出真值表输入变量输出RAGZ000100100100011110001011110111113.写出逻辑表达式Z=R′A′G′+R′AG+RA′G+RAG′+RAG4.化简逻辑式Z=R′A′G′+R′AG+RA′G+RAG′+RAG5.画出电路图BiAi输入CiSi输出相加的两个数本位和向高位的进位解：(2)

求最简输出函数式Ci

=Ai

Bi(3)

画逻辑图10110101011000111BiAi输入CiSi输出00[例]试设计半加器电路。将两个

1位二进制数相加，而不考虑低位进位的运算电路，称为半加器。SiCiAiBi(1)分析设计要求，列真值表。

(二)多输出组合逻辑电路设计举例半加器电路能用与非门实现吗？用与非门实现的半加器电路为AiBiSiCi1

iiiBAC=iiiiiB′ABA′S+=此式虽非最简，但这样可利用

Ci中的信号(AiBi)′

，省去实现

Ai′和

Bi′的两个非门，从而使整体电路最简。【例】某火车站有高铁、动车和快车三种类型的客运列车进出，3个指示灯一、二、三号分别对应高铁、动车和快车。列车的优先级别依次为高铁、动车和快车。要求当高铁列车请求进站时，无论其它两种列车是否请求进站，一号灯亮。当高铁没有请求，动车请求进站时，无论快车是否请求，二号灯亮。当高铁和动车均没有请求，而快车有请求时，三号灯亮。试用两输入与非门和反相器设计指示列车等待进站的逻辑电路。解：1.逻辑抽象输入信号:

G、D、K分别为高铁、动车和快车的进站请求信号，且有进站请求时为1，没有请求时为0。输出信号:L0、L1、L2分别为3个指示灯的状态，且灯亮为1，灯灭为0。2.列出真值表输入输出GDKL0L1L20000001××10001×0100010013.写出逻辑表达式L0=G 4.转换逻辑式（与非）L1=G′D L2=G′D′K L0=G L1=((G′D)′)′ L2=((((G′D′)′)′K

)′)′ 5.画出电路图

如前面所讲的用数字电路实现的一些数学关系如：Y=X2，Y=2X+3等都是多输出的组合逻辑电路。理解编码的概念。

理解常用编码器的类型、逻辑功能和使用方法。4.3常用若干组合逻辑电路4.3.1编码器一、编码器的概念与类型编码将具有特定含义的信息编成相应二进制代码的过程。实现编码功能的电路编码器(即Encoder)

被编信号二进制代码编码器编码器二进制编码器二-十进制编码器

优先编码器

普通编码器为什么要进行编码？为了节约计算机的资源。编码器的输入、输出之间应满足如下关系：需要编码的信息量二进制数的位数二、二进制编码器由上式可列出真值表为原码输出1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输出输入被编信号高电平有效。要求：输入信号有8个，被编信号高电平有效，原码输出。用n位二进制数码对2n个输入信号进行编码的电路。

二、二进制编码器Y0=(I′1·I′3·I′5·I′7)′Y2=(I′4·I′5·I′6·I′7)′Y1=(I′2·I′3·I′6·I′7)′I1I2I3I4I5I6I7Y0Y1Y23位二进制编码器由真值表得到表达式如下：画电路图I1I2I3I4I5I6I7Y0Y1Y2I8I9Y310线

–4线编码器原码输出10011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0输出输入被编信号高电平有效三、二－十进制编码器【例】键盘输入8421BCD码编码器代码输出使能标志编码输入

输入输出S0S1S2S3S4S5S6S7S8S9ABCDGS111111111100000111111111010011111111110110001111111101101111111111011101101111110111101011111101111101001111011111100111110111111100101101111111100011011111111100001逻辑功能表输入低电平有效普通的编码器存在的问题：每一时刻只有一个信息有效，当输入信息中出现不该出现的组合时，输出混乱。优先编码器允许同时输入两个以上编码信号。不过在设计编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。为何要使用优先编码器？四、优先编码器

(即

PriorityEncoder)

1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输出输入允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。以8线—3线优先编码器为例【例】74HC148——低电平有效的优先编码器芯片低电平有效图4.3.38线－3线优先编码器74HC148的逻辑图得到表达式为：为了扩展电路的功能和增加使用的灵活性，在74HC148的逻辑电路中附加了由门G1、G2和G3组成的控制电路。(1)S′为选通输入端，在S′=0时，编码器才正常工作；而在S′=1时，所有的输出均被封锁为高电平。只有当所有的编码输入端都是高电平（即没有编码输入），而且S=1时，才是低电平。因此表示“电路工作，但无编码输入”。只要有任何一个编码输入端有低电平信号输入，且S=1，即为低电平，因此的低电平信号表示“电路工作，而且有编码输入”。(2)(3)输入输出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110表4.3.2

74HC148的逻辑功能表

CT74LS147I′8I′1I′2I′3I′4I′5I′6I′7Y′0Y′1Y′2Y′3I′9二

-

十进制优先编码器

CT74LS147

I′9=1，I′8=0时，不论I′0~I′7为0还是

1，电路只对I′8进行编码，输出反码0111。反码输出被编信号输入，(省略了I′0)，低电平有效。0111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y′0Y′1Y′2Y′3I′9I′8I′7I′6I′5I′4I′3I′2I′1输出输入

I′9=0时，不论其他I′i为0

还是1，电路只对I′9进行编码，输出Y′3Y′2Y′1Y′0=0110，为反码，其原码为1001。111010×××××××01100××××××××1111111111111无编码请求Y′3Y′2Y′1Y′0=1111依次类推CT74LS147I′8I′1I′2I′3I′4I′5I′6I′7Y′0Y′1Y′2Y′3I′9被编信号优先级别从高到低依次为

I′9、I′8、I′7、I′6、I′5、I′4、I′3、I′2、I′1和I′0。输出为BCD码的反码。主要要求：

理解译码的概念。

掌握二进制译码器CT74HC138的逻辑功能和使用方法。4.3.2

译码器

理解其他常用译码器的逻辑功能和使用方法。掌握用二进制译码器实现组合逻辑电路的方法。一、译码的概念与类型

译码是编码的逆过程。

将表示特定意义信息的二进制代码翻译出来。实现译码功能的电路

译码器(即Decoder)

二进制代码

与输入代码对应的特定信息

译码器译码器二进制译码器二-十进制译码器

数码显示译码器通用译码器为什么要进行译码？为了节约计算机或CPU的资源。二、二进制译码器将输入二进制代码译成相应输出信号的电路。n位

二进制代码

2n位

译码输出二进制译码器译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输出高电平有效译码输出011111101101110110111000Y′3Y′2Y′1Y′0A0A1译码输入0000译码输出低电平有效译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输出011111101101110110111000Y′3Y′2Y′1Y′0A0A1译码输入0000(一)

3线－8线译码器Y′0=(A′2A′1A′0)′=m′0Y′1=(A′2A′1A0)′=m′1Y′2=(A′2A1A′0)′=m′2Y′3=(A′2A1A0)′=m′3Y′4=(A2A′1A′0)′=m′4Y′5=(A2A′1A0)′=m′5Y′6=(A2A1A′0)′=m′6Y′7=(A2A1A0)′=m′70111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y′7Y′6Y′5Y′4Y′3Y′2Y′1Y′0A0A1A2S′2+S′3S1输出输入CT74HC138

真值表用与非门构成的3线—8线译码器

(二)

3线－8线译码器CT74HC138简介CT74HC138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S′3S′2S1Y′0Y′1Y′2Y′3Y′4Y′5Y′6Y′7逻辑功能示意图

3位二进制码输入端8个译码输出端低电平有效。使能端S1高电平有效，

S′2、S′3低电平有效，即当S1=1，

S′2=S′3=0时译码，否则禁止译码。0111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y′7Y′6Y′5Y′4Y′3Y′2Y′1Y′0A0A1A2S′2+S′3S1输出输入CT74HC138

真值表允许译码器工作禁止译码Y′7~Y′0由输入二进制码A2、A1、A0的取值决定。011111111111111111010101010101010100010000000000输出逻辑函数式Y′0=(A′2A′1A′0)′=m′0Y′1=(A′2A′1A0)′=m′1Y′2=(A′2A1A′0)′=m′2Y′3=(A′2A1A0)′=m′3Y′4=(A2A′1A′0)′=m′4Y′5=(A2A′1A0)′=m′5Y′6=(A2A1A′0)′=m′6Y′7=(A2A1A0)′=m′700001000Y′0=(A′2A′1A′0)′=m′0Y′1=(A′2A′1A0)′=m′1二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部最小项。

【例】试用两片3线—8线译码器74HC138组成4线—16线译码器，将输入的4位二进制代码D3D2D1D0译成16个独立的低电平信号。D3=0×D3=1×图4.3.11二－十进制译码器74HC42返回二、二－十进制译码器将BCD码的十组代码译成0~9十个对应输出信号的电路，又称4线–10线译码器。8421BCD码输入端，从高位到低位依次为A3、A2、A1和A0。10个译码输出端，低电平0有效。4线-10线译码器CT74HC42逻辑示意图Y′1Y′0Y′3Y′4Y′2Y′5Y′6Y′7Y′8Y′9A0A1A2CT74HC42A3YA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3a数码显示器bcdefgbcdefgabcdefga三、数码显示译码器

将输入的BCD码译成相应输出信号，以驱动显示器显示出相应数字的电路。(一)

数码显示译码器的结构和功能示意0101a数码显示器bcdefgYA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3bcdefgabcdefga输入BCD码输出驱动七段数码管显示相应数字0001(二)数码显示器简介数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。1.七段半导体数码显示器(LED)abcdefgDPagfCOMbcedCOMDPabcdefgDP发光字段，由管脚a~g电平控制是否发光。小数点，需要时才点亮。显示的数字形式发光原理显示结构字型主要优点：字形清晰、工作电压低、体积小、可靠性高、响应速度快、寿命长和亮度高等。

主要缺点：工作电流大，每字段工作电流约10mA。共阳接法

共阴接法

半导体数码显示器内部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流电阻

a~g和DP为低电平时才能点亮相应发光段。

a~g和DP为高电平时才能点亮相应发光段。共阳接法数码显示器需要配用输出低电平有效的译码器。

共阴接法数码显示器需要配用输出高电平有效的译码器。RR共阳极共阴极图4.3.12半导体数码管BS201A

（a）外形图（b）等效电路返回即液态晶体2.液晶显示器(LCD)液晶显示原理：无外加电场作用时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈透明状态，不显示数字；当在相应字段的电极上加电压时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子，破坏了液晶分子的整齐排列，液晶对入射光产生散射而变成了暗灰色，于是显示出相应的数字。当外加电压断开后，液晶分子又将恢复到整齐排列状态，字形随之消失。abcdefgDPagfCOMbcedCOMDP显示结构字型发光原理图4.3.13液晶显示器的结构及符号

（a）未加电场时（b）加电场以后（c）符号返回图4.3.14用异或门驱动液晶显示器

（a）电路（b）电压波形主要优点：工作电压低，功耗极小。主要缺点：显示欠清晰，响应速度慢。

（三）、BCD—七段显示译码器

半导体数码管和液晶显示器都可以用TTL或CMOS集成电路直接驱动。为此，就需要使用显示译码器将BCD代码译成数码管所需要的驱动信号，以便使数码管用十进制数字显示出BCD代码所表示的数值。举例说明输入为8421BCD码，用A3、A2、A1、A0表示输出用Ya、Yb、Yc、Yd、Ye、Yf、Yg表示半导体数码管为共阴极接法。表4.3.7

BCD—七段显示译码器的真值表图4.3.15BCD－七段显示译码器的卡诺图图4.3.16BCD－七段显示译码器7448的逻辑图附加控制电路用于扩展电路功能。灯测试输入：灭零输入：灭灯输入/灭零输出：当时，驱动数码管的七段同时点亮，以检查该数码管各段能否正常发光。平时应置为高电平。目的：为了能把不希望显示的零熄灭。使可使本来应该显示的0熄灭。

这是一个双功能的输入/输出端，作为输入时，称灭灯输入控制端。只要，数码管熄灭；作为输出端使用时，称灭零输出端，只有当A3=A2=A1=A0=0，而且有灭零输入信号（）时，才会给出低电平。因此，表示译码器已将本来应该显示的零熄灭了。4线–7段译码器/

驱动器CC14547的逻辑功能示意图CC14547BIDCBABI′YgYfYeYdYcYbYa消隐控制端，低电平有效。8421码输入端译码驱动输出端，高电平有效。CC14547的逻辑功能简介′4线-7段译码器/驱动器CC14547真值表消隐000000001111消隐000000001111消隐000000010111消隐000000000111消隐000000011011消隐0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001消隐0000000××××0YgYfYeYdYcYbYaABCDBI′数字显示输出输入4线-7段译码器/

驱动器CC14547的逻辑功能示意图CC14547BIDCBABI′YgYfYeYdYcYbYa0000000××××0消隐1111111111111111011101111011001111010101消隐消隐消隐消隐消隐消隐987654321011001111111111000011111111001101101110011010011111011011000011001111111001000111100110101000101100010010000000允许数码显示伪码相应端口输出有效电平1，使显示相应数字。输入BCD码agfbc禁止数码显示数码显示器结构及译码显示原理演示图4.3.18用7448驱动BS201的连接方法返回用7448驱动共阴极的半导体数码管的接法图4.3.19有灭零控制的8位数码显示系统返回有灭零控制的多位数码显示系统的连接方法四、

用二进制译码器实现组合逻辑函数由于二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项之和的标准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。当译码器输出低电平有效时，多选用与非门；译码器输出高电平有效时，多选用或门。由于有A、B、C三个变量，故选用3线

-8线译码器。解：(1)

根据逻辑函数选择译码器[例]试用译码器和门电路实现逻辑函数选用3线-8线译码器CT74HC138，并令A2=A，A1=B，A0=C。(2)

将函数式变换为标准与-

或式(3)根据译码器的输出有效电平确定需用的门电路ABCYY′1Y′0Y′3Y′4Y′2Y′5Y′6Y′71S1S′2S′3A0A1A2CT74HC138(4)画连线图Y&CT74HC138输出低电平有效，，i=0~7因此，将Y函数式变换为采用5输入与非门，其输入取自Y′1、Y′3、Y′5、Y′6和Y′7。[例]试用译码器实现全加器。解：(1)分析设计要求，列出真值表设被加数为Ai

，加数为Bi

，低位进位数为Ci-1。输出本位和为Si

，向高位的进位数为Ci

。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi输出输入(3)选择译码器选用3线–8线译码器CT74HC138。并令A2=Ai，A1=Bi，A0=Ci-1。(2)根据真值表写函数式Y′1Y′0Y′3Y′4Y′2Y′5Y′6Y′71S1S′2S′3AiSiCi-1A0A1A2CT74HC138CiBi(4)根据译码器的输出有效电平确定需用的门电路(5)画连线图Ci&Si&CT74HC138输出低电平有效，，i=0~7因此，将函数式变换为CT74HC138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S′3S′2S1Y′0Y′1Y′2Y′3Y′4Y′5Y′6Y′7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S′3S′2S1Y′8Y′9Y′10Y′11Y′12Y′13Y′14Y′15A2A1A0E′A31(三)译码器的扩展

A3A2A1A0低位片高位片五、译码器的扩展

例如两片CT74HC138

组成的4线–

16

线译码器。16个译码输出端4位二进制码输入端低3位码从各译码器的码输入端输入。A2A1A0A2A1A0A2A1A0S11S′2A3S1S′3S′3S′2E′高位码A3与高位片STA端和低位片ST′B端相连，因此，A3=0时低位片工作，A3=1时高位片工作。S1不用，应接有效电平1。作4线–16线译码器使能端，低电平有效。CT74HC138组成的4线–

16线译码器工作原理

E′

=1时，两个译码器都不工作，输出Y′0~Y′15都为高电平1。CT74HC138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S′3S′2S1Y′0Y′1Y′2Y′3Y′4Y′5Y′6Y′7CT74HC138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S′3S′2S1Y′8Y′9Y′10Y′11Y′12Y′13Y′14Y′15A2A1A0E′A31低位片高位片A3A2A1A0A2A1A0A2A1A0A2A1A0S11S′2A3S1(1)A3=0时，高位片不工作，低位片工作，译出与输入0000~0111分别对应的8个输出信号Y′0~Y′7。(2)A3=1时，低位片不工作，高位片工作，译出与输入1000~1111分别对应的

8

个输出信号

Y′8~

Y′15。

E′

=0时，允许译码。主要要求：理解数据选择器和数据分配器的作用。理解常用数据选择器的逻辑功能及其使用。掌握用数据选择器实现组合逻辑电路的方法。4.4

数据选择器和数据分配器

D0YD1D2D34

选

1

数据选择器工作示意图A1A0一、数据选择器和数据分配器的作用数据选择器:根据地址码的要求，从多路输入信号中选择其中一路输出的电路.又称多路选择器(Multiplexer，简称MUX)或多路开关。多路输入一路输出地址码输入10Y=D1D1常用2选1、4选1、8选1和16选1等数据选择器。

数据选择器的输入信号个数N与地址码个数n的关系为

N=2n多到一的数字开关数据分配器:根据地址码的要求，将一路数据分配到指定输出通道上去的电路。Demultiplexer，简称DMUXY0DY1Y2Y34

路数据分配器工作示意图A1A0一路输入多路输出地址码输入10Y1=DD一到多的数字开关二、数据选择器的设计4选1数据选择器真值表D′3D311D′2D201D′1D110D′0D000Y′YA0A1输出输入电路图如下一页所示。还可以加入片选信号S′图4.3.21双4选1数据选择器74HC153双4选1数据选择器介绍地址端共用；数据输入和输出端各自独立；片选信号独立。[例]试用两个带附加控制端的4选1数据选择器组成一个8选1数据选择器。三、数据选择器的逻辑功能及其使用1.

8选1数据选择器CT74HC151CT74HC151SA2A1A0D0D7D6D5D4D3D2D1S′YY′CT74HC151的逻辑功能示意图8路数据输入端地址信号输入端互补输出端使能端，低电平有效CT74HC151SA2A1A0D0D7D6D5D4D3D2D1S′YY′CT74HC151逻辑功能示意图S′=

1

时禁止数据选择器工作

S′=

0

时，数据选择器工作。选择哪一路信号输出由地址码决定。8选1数据选择器CT74HC151真值表D′7D71110D′6D60110D′5D51010D′4D40010D′3D31100D′2D20100D′1D11000D′0D0000010×××1Y′YA0A1A2S′输出输入因为若A2A1A0=000，则因为若A2A1A0=010，则Y=D0Y=D2D′7D71110D′6D60110D′5D51010D′4D40010D′3D31100D′2D20100D′1D11000D′0D0000010×××1Y′YA0A1A2S′输出输入CT74HC151输出函数表达式1000000000100000Y=A′2A′1A′0D0

+A2A′1A′0D1

+

A′2A1A′0D2+A2A′1A0D3+

A2A′1A′0D4+A2A′1A0D5+

A2A1A′0D6+A2A1A0D7Y=A′2A′1A′0D0+A′2A′1A0D1

+

A′2A1A′0D2+A′2A1A0D3+

A2A′1A′0D4+A2A′1A0D5+

A2A1A′0D6+A2A1A0D7=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+m6D6+m7D72.双4选1数据选择器CC14539CC145391SA1A01D01D31D21D11S′1Y2Y双4选1数据选择器CC14539逻辑功能示意图2D02D32D22D12S2S′两个数据选择器的公共地址输入端。数据选择器1的输出数据选择器1的数据输入、使能输入。数据选择器2的数据输入、使能输入。数据选择器2的输出内含两个相同的

4选1数据选择器。1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0000××××××11Y1D01D11D21D3A0A1输出输入CC14539数据选择器1真值表1D01D11D21D31S′使能端低电平有效1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0001D01D11D21D30××××××1数据选择器2的逻辑功能同理。

1S'=1时，禁止数据选择器工作，输出1Y=0。

1S'=0时，数据选择器工作。输出哪一路数据由地址码A1A0决定。

CC14539数据选择器输出函数式1Y=A′1A′01D0+A′1A01D1+A1A′01D2+A1A01D3

=m01D0+m11D1+m21D2+m31D32Y=A′1A′02D0+A′1A02D1+A1A′02D2+A1A02D3

=m02D0+m12D1+m22D2+m32D3由于数据选择器在输入数据全部为1时，输出为地址输入变量全体最小项的和。例如4选1数据选择器的输出Y=m0D0+m1D1+m2D2+m3D3当D0=D1=D2=D3=1时，Y=m0+m1+m2+m3。当D0~D3为0、1的不同组合时，Y可输出不同的最小项表达式。而任何一个逻辑函数都可表示成最小项表达式，当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接将逻辑函数输入变量有序地接数据选择器的地址输入端。因此用数据选择器可实现任何组合逻辑函数。四、用数据选择器实现多种组合逻辑功能1、用数据选择器实现组合逻辑函数1、变量个数=地址选择端的端数2、变量个数>地址选择端的端数分以下两种情况：

CT74LS151有

A2、A1

、A0三个地址输入端，正好用以输入三变量A、B、C。[例]试用数据选择器实现函数

Y=AB+AC+BC。该题可用代数法或卡诺图法求解。Y为三变量函数，故选用8选1数据选择器，现选用CT74HC151。代数法求解解：(2)写出逻辑函数的最小项表达式Y=AB+AC+BC=A′BC+AB′C+ABC′

+ABC(3)

写出数据选择器的输出表达式

YA=A′2A′1A′0D0+A′2A′1A0D1+A′2A1A′0D2+A′2A1A0D3+

A2A′1A′0D4+A2A′1A0D5+A2A1A′0D6+A2A1A0D7(4)比较

Y和

YA两式中最小项的对应关系(1)选择数据选择器令A=A2，B=A1，C=A0则YA=A′B′C′D0+A′B′CD1+A′BC′D2+A′BCD3+

AB′C′D4+AB′CD5+ABC′D6+ABCD7A′BCABCABC′AB′CA′BCAB′CABC′ABC+++

为使Y=YA，应令D0=

D1=D2=D4=0D3=

D5=D6=D7=1(5)画连线图CT74HC151A2A1A0D0D7D6D5D4D3D2D1S′YY′ABC1即可得输出函数D0D2D1D4D7D6D5D31(1)选择数据选择器选用CT74HC151(2)画出

Y和数据选择器输出

YA的卡诺图(3)比较逻辑函数

Y

和

YA的卡诺图设Y=YA、A=A2、B=A1、C=A0对比两张卡诺图后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)画连线图ABC0100011110

1

1

1

1

0

0

0

0Y的卡诺图A2A1A00100011110

D6D7D5D3D0D1D2D4YA

的卡诺图1

1

1

1

D6D7D5D3卡诺图法求解解：与代数法所得图相同主要要求：

理解加法器的逻辑功能及应用。了解数值比较器的作用。4.5加法器和数值比较器

一、加法器

(一)

加法器基本单元半加器

HalfAdder，简称HA。它只将两个1位二进制数相加，而不考虑低位来的进位。1011010101100000CiSiBiAi输出输入AiBiSiCiCO∑全加器

FullAdder，简称FA。能将本位的两个二进制数和邻低位来的进位数进行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi输出输入AiBiSiCiCO∑CICi-1

(二)

多位加法器实现多位加法运算的电路其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。串行进位加法器超前进位加法器串行进位加法器举例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加数A输入A3A2A1A0B3B2B1B0B3B2B1B0加数B输入低位的进位输出CO依次加到相邻高位的进位输入端CI

。相加结果读数为

C3S3S2S1S0和数进位数超前进位加法器举例：CT74LS283相加结果读数为C3S3S2S1S04位二进制加数B输入端4位二进制加数A输入端低位片进位输入端本位和输出端向高位片的进位输出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3∑CT74LS283逻辑符号全加器除了作二进制加法外，还可以做乘法运算、码制变换、及实现8421BCD码的加法运算等。如果能将要产生的逻辑函数能化成输入变量与输入变量相加，或者输入变量与常量相加，则用加法器实现这样逻辑功能的电路常常是比较简单。（三）用加法器设计组合逻辑电路例1:试用一位全加器完成二进制乘法功能以两个两位二进制数相乘为例:A=A1A0B=B1B0P=AB=A1A0×B1B0P0=A0B0P1=A1B0+A0B1P2=A1B1+

C1P3=

C2P1不能用与或门实现，与或门不可能产生进位位。C1

为A1B0+A0B1的进位位。C2为A1B1+C1的进位位。×A1A0B1B0A1B0A0B0A0B1A1B1C1C2+P0P1P2P3思考:为什么片1的Ci

、片2的B要接地?P0=A0B0P1=A1B0+A0B1P2=A1B1+

C1P3=

C2ΣABCICOΣABCICOC1

为A1B0+A0B1的进位位。C2为A1B1+C1的进位位。例2.将BCD的8421码转换为余3码输入输出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100解：其真值表如右表所示，则故实现的电路如图所示例3：采用四位全加器将5421BCD码转换为2421码解：其真值表如右表所示，则故实现的电路如图所示00DD0123+=DCBAYYYYD31112109842101100100010100101011101001001010100000000ABCD输出（2421）输入（5421）1100011111111011001111010010010010000000Y0Y1Y2Y3314151312114210例4:用四位全加器实现两个8421BCD码加法运算解:①8421BCD码是4位二进制代码组成，两个8421BCD码相加所表示的1位十进制相加之和只可能在0-19(=9+9+1)之间。②两位8421码和的本位最高输出只能是1001，超过1001必须向高位进位。因此，不能直接用4位全加器实现两个8421码相加。③需要分析“8421码相加”和“二进制相加”的特点。十进制数8421码十进制数相加“和数”1011010010100001001110110010010100000000S1S2S3二进制数相加的“和数”S01100000110011110011010100010010010000000S0S1S2S3389765421001101110110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100010010010000000进位Co进位F☆当“和数”位于(0-9)时，与两个4位二进制相加结果相同

0111是8421BCD码的7,结果正确。☆当相加之和(10-15)相加结果错误，需加6修正。1101在8421BCD码中是非法码。产生进位，本位和正确。☆相加之和（16-19）产生进位，且结果错误，需加6修正本位和不是7而是1,结果错误。结果正确分析产生错误的原因：8421BCD码是逢十进一，四位二进制是逢十六进一，两者进位关系不同，其中恰好相差6,因此需加6修正。★电路设计设计两个一位8421BCD码加法电路应由三部分组成。1、实现两个一位8421BCD加法电路2、产生修正控制信号F3、完成加6修正加6修正结果正确加0修正结果错误8421输入8421输入四位全加器8421输出四位全加器修正控制信号

故修正电路应含一个判9电路，当和数大于9时对结果加0110，小于等于9时加0000。

十进制数8421码十进制数相加“和数”1011010010100001001110110010010100000000S1S2S3二进制数相加的“和数”S01100000110011110011010100010010010000000S0S1S2S3389765421001101110110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100010010010000000进