new第五章 中央处理器

第五章中央处理器CPU的功能和组成指令周期时序产生器微程序控制器微程序设计技术硬布线控制器流水线工作原理第五章中央处理器

5.1CPU的功能和组成

5.1.1CPU的功能*指令控制:产生下一条指令在内存中的地址

*操作控制:产生各种操作信号送往相应部件,以控制完成指令所要求的动作*时间控制:对各种操作信号实施时间上的控制,以保证计算机有条不紊地连续自动工作*数据加工:执行所有的算术运算和逻辑运算,并进行逻辑测试

5.1.2CPU的组成

CPU由两个主要部分组成:控制器与运算器

DR译码器时序与控制DBCB内部控制线内部控制线ACLALBSHPSWIRPCSPGPRGPRARAB内部总线内部总线5.1.2CPU的组成

1.控制器

由程序计数器(PC)、指令寄存器（IR）、指令译码器、时序发生器和操作控制器组成.功能是负责协调与控制整个计算机系统的操作.

控制器的结构可分为组合逻辑型和微程序控制型两种.ALUMBR译码器时序与控制DBCB内部控制线内部控制线ACACTTMPSHFIRPCSPGPRGPRMARAB内部总线内部总线ALUDRACLALBSHPSWIR译码器时序与控制PCSPGPRGPRAR5.1.2CPU的组成

2.运算器

由通用寄存器组GPR、算术逻辑单元(ALU)、累加寄存器（AC）、程序状态字寄存器（PSW）、数据暂存器（LA、LB）和移位器等组成。功能是执行所有的算术运算和逻辑运算。算术逻辑单元状态条件寄存器程序计数器PC地址寄存器AR地址总线ABUS数据总线DBUS累加器AC存储器I/OCPUALU指令寄存器IR指令译码器操作控制器时序产生器时钟状态反馈取指控制执行控制ccccc缓冲寄存器DRCPU的基本模型MBR译码器时序与控制DBCB内部控制线内部控制线ACACTTMPSHFIRPCSPGPRGPRMARAB内部总线内部总线5.1.3内部寄存器组

1.

通用寄存器GPR(GeneralPurposeRegister)

可用于存放操作数（包括源操作数、目的操作数及中间结果）和各种地址信息等，如累加寄存器AC.

ALUDRACLALBSHPSWIR译码器时序与控制PCSPGPRGPRARMBR译码器时序与控制DBCB内部控制线内部控制线ACACTTMPSHFIRPCSPGPRGPRMARAB内部总线内部总线ALUDRACLALBSHPSWIR译码器时序与控制PCSPGPRGPRAR2.专用寄存器SPR

(1)程序计数器PC

(ProgramCounter)

存放下一条要执行的指令的地址，控制指令的执行顺序。MBR译码器时序与控制DBCB内部控制线内部控制线ACACTTMPSHFIRPCSPGPRGPRMARAB内部总线内部总线ALUDRACLALBSHPSWIR译码器时序与控制PCSPGPRGPRAR2.专用寄存器SPR

(2)指令寄存器IR

(InstructionRegister)

存放正在执行的指令代码。MBR译码器时序与控制DBCB内部控制线内部控制线ACACTTMPSHFIRPCSPGPRGPRMARAB内部总线内部总线ALUDRACLALBSHPSWIR译码器时序与控制PCSPGPRGPRAR2.专用寄存器SPR

(3)堆栈指示器SP

(StackPointer)

存放堆栈栈顶指针MBR译码器时序与控制DB内部控制线内部控制线ACACTTMPSHFIRPCSPGPRGPRMARAB内部总线内部总线ALUDRACLALBSHPSWIR译码器时序与控制PCSPGPRGPRAR5.1.4CPU与外部总线接口

DR：数据缓冲寄存器，存放CPU与主存或外设交换的信息MBR译码器时序与控制DB内部控制线内部控制线ACACTTMPSHFIRPCSPGPRGPRMARAB内部总线内部总线ALUDRACLALBSHPSWIR译码器时序与控制PCSPGPRGPRAR5.1.4CPU与外部总线接口

AR：地址寄存器，存放CPU向主存或外设发送的地址MBR译码器时序与控制DB内部控制线内部控制线ACACTTMPSHFIRPCSPGPRGPRMARAB内部总线内部总线ALUDRACLALBSHPSWIR译码器时序与控制PCSPGPRGPRAR5.1.4CPU与外部总线接口

作用：

①作为CPU与主存、外设之间信息传递的中转站

②补偿CPU与主存、外设之间操作速度的差别5.2指令周期—读取指令指令地址送入主存地址寄存器读主存，读出内容送入指定的寄存器—分析指令—按指令规定内容执行指令不同指令的操作步骤数和具体操作内容差异很大—检查有无中断请求若无，则转入下一条指令的执行过程形成下一条指令地址指令的执行过程取指令执行指令

5.2指令周期

5.2.1指令周期的基本概念指令周期：取出一条指令并执行该指令的时间机器周期：CPU同主存或外设进行一次信息交换所需的时间─总线周期、CPU周期时钟周期：CPU执行一个微操作的最小时间单位─节拍周期、T周期三者关系：一个指令周期包含若干个CPU周期，一个CPU周期的功能由多个时钟周期来完成

T周期CPU周期(取指令)CPU周期(执行指令)指令周期定长CPU周期组成的指令周期取指时间＋执行指令时间八进制地址八进制内容助记符020021022023024…030031…040

250000030030021040000000140021..000006000040…存和数单元CLAADD30STA40NOPJMP21数据5条典型指令构成的简单程序一个CPU周期一个CPU周期取指令阶段执行指令阶段开始取指令PC+1对指令译码执行指令取下条指令PC+15.2.2CLA指令的指令周期取出CLA指令算术逻辑单元状态条件寄存器程序计数器PC地址寄存器AR地址总线ABUS数据总线DBUS累加器AC缓冲寄存器DRCPUALU指令寄存器IR指令译码器操作控制器时序产生器时钟状态反馈取指控制执行控制cccc+10000202021222324303140CLAADD30STA40NOPJMP21000006000020CLACLA000021算术逻辑单元状态条件寄存器程序计数器PC地址寄存器AR地址总线ABUS数据总线DBUS累加器AC缓冲寄存器DRCPUALU指令寄存器IR指令译码器操作控制器时序产生器时钟状态反馈取指控制执行控制cccc+12021222324303140CLAADD30STA40NOPJMP21000006000020CLACLA000021000000执行CLA指令5.2.3

ADD指令的指令周期

一个CPU周期一个CPU周期取指令阶段执行指令阶段开始取指令PC+1对指令译码送操作数地址取下条指令PC+1取出操作数执行加操作一个CPU周期算术逻辑单元状态条件寄存器程序计数器PC地址寄存器AR地址总线ABUS数据总线DBUS累加器AC缓冲寄存器DRCPUALU指令寄存器IR指令译码器操作控制器时序产生器时钟状态反馈取指控制执行控制cccc+12021222324303140CLAADD30STA40NOPJMP21000006000021ADDADD300000210000220000300000060+6=6000006取出并执行ADD指令5.2.4

STA指令的指令周期

算术逻辑单元状态条件寄存器程序计数器PC地址寄存器AR地址总线ABUS数据总线DBUS累加器AC缓冲寄存器DRCPUALU指令寄存器IR指令译码器操作控制器时序产生器时钟状态反馈取指控制执行控制cccc+120212223243040CLAADD30STA40NOPJMP21000006000022STASTA40000022000023000040000006000006000006取出并执行STA指令5.2.5NOP指令和JMP指令的指令周期算术逻辑单元状态条件寄存器程序计数器PC地址寄存器AR地址总线ABUS数据总线DBUS累加器AC缓冲寄存器DRALU指令寄存器IR指令译码器操作控制器时序产生器时钟状态反馈取指控制执行控制cccc+120212223243040CLAADD30STA40NOPJMP21000006000024JMP21JMP21000024000021000006000006000025000021取出并执行JMP指令5.2.6用方框图语言表示指令周期开始PCARABUSDBUSDRIRPC+1译码或测试CLAADDSTAJMPNOP0ACIRARIRARIRPCPCARRDWEARABUSDBUSDRDRALUALUACARABUSACDRDRDBUS例:下图所示为双总线结构机器的数据通路,M为主存(受R/W信号控制),ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，如yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标注字符的线为直通线，不受控制。（1）ADDR2，R0的功能为（R0）+（R2）R0，画出指令周期流程图，并列出相应的微操作控制信号序列。（2）SUBR1，R3的功能为（R3）-（R1）R3，要求同上。Ａ总线Ｂ总线双总线结构机器的数据通路IRoIRiIRPCPCiPCoARARiR/WMDRDRiDRoR0R1R2R3yixiXYALU+_G控制器5.3时序产生器5.3.1多级时序的概念

(1)指令周期:在时序系统中通常不为指令周期设置时间标志信号,因而也不将其作为时序的一级.(2)机器周期:设置一组周期状态触发器,以标志不同的机器周期.任一时刻只允许其中的一个触发器为1,表明CPU当前处在哪个机器周期.(3)时钟周期:一个时钟周期内完成一步基本操作.(4)时钟脉冲信号:作为时序系统的基本定时信号.5.3.2多级时序信号之间的关系:

由于指令周期不作为时序的一级,下图反映了机器周期、时钟周期、时钟脉冲三级时序信号的关系。一个指令周期机器周期M1机器周期M2机器周期M3时钟周期T1时钟周期T2时钟周期T3时钟脉冲CLK三级时序信号间的关系一个时序系统的组成如图所示:脉冲发生器节拍发生器周期状态触发器……脉冲源启动暂停M1M2T1T25.3.3时序系统的组成1.脉冲源:由石英晶体震荡器及“与非门”组合的震荡电路组成2.脉冲发生器:通常是一个环行脉冲发生器,采用循环移位寄存器的形式,产生一组有序的、间隔相等或不等的脉冲序列3.节拍发生器:按先后顺序,循环地发出若干时钟周期信号,最后通过译码电路,产生最后所需的节拍脉冲,通常由计数译码器电路组成.4.周期状态触发器:产生电路与节拍发生器产生电路类似.5.启停控制逻辑:控制时钟系统,只有当启动机器运行时,才允许发出所需的时钟脉冲,而且,由于机器的启停是随机的,必须考虑发出的脉冲是完整的.例:某时序产生器的主要逻辑电路如图所示,φ为脉冲时钟源输出的方波脉冲,C1-C4为D触发器,T1-T4为四个输出的节拍脉冲.脉冲源23QQDCPC4CLRSRT4T1T2T3QQDCP+5VDCPQQC1C2C3QQDCPφφφT1-T4为四个输出节拍脉冲,其译码逻辑表达式为:T1=C1*C2T2=C2*C3T3=C3T4=C112345678910CPU周期CPU周期T1T2T3T4C4C1C2C3φ

例:时序产生器需要在一个CPU周期中产生三个节拍脉冲信号:T1(200ns),T2(400ns),T3(200ns),主脉冲源的频率为5MHZ,请设计时序逻辑电路(不考虑启停控制).脉冲源23QQDCPC4CLRSRT3QQDCP+5VDCPQQC1C2C3QQDCPφφT1-T3为四个输出节拍脉冲,其译码逻辑表达式为:T1=C1*C2T2=C2T3=T1T2C112345678910CPU周期CPU周期T1T2T3C4C1C2C3φ200ns400ns200ns5.3.3控制器的控制方式1.同步控制方式(集中控制方式):对机器的所有指令采用统一的时序信号.用相同数目的机器周期,相同数目的节拍脉冲来形成每条指令的控制操作序列.特点:时序关系简单,但以牺牲速度为代价.2.异步控制方式(分散控制方式):每条指令、每个微操作需要多少时间就占用多少时间，不采用统一的周期和节拍，时间上的衔接通过应答通讯方式(握手方式)实现.特点:无时间浪费,但时序控制比较复杂.3.联合控制方式:是同步控制与异步控制相结合.5.4硬布线控制器(组合逻辑控制器)与PLA控制器5.4.1组合逻辑控制器的设计步骤

1.根据CPU的结构图写出每条指令的操作流程图并分解成微操作序列.2.选择合适的控制方式和控制时序.3.对微操作流程图安排时序,排出微操作时间表.4.根据操作时间表写出微操作的表达式,即微操作=周期*节拍*脉冲*指令码*其它条件

5.根据微操作的表达式,画出组合逻辑电路.组合逻辑控制器总框图见下页.5.4.2组合逻辑控制器的设计举例CPU结构框图如下图所示,设计以下几条指令的组合逻辑控制器.CLA;清ACADDID;I=0为直接寻址,即(AC)+(D)ACI=1为间接寻址,即(AC)+((D))ACSTAID;I=0为直接寻址,即(AC)D;I=1为间接寻址,即(AC)(D)LDAID;I=0为直接寻址,即(D)AC;I=1为间接寻址,即((D))ACJMPID;I=0为直接寻址,即(D)PC;I=1为间接寻址,即((D))PC操作码地址码译码器硬布线逻辑(组合逻辑)……PC周期状态触发器节拍发生器时钟源……结果反馈信息…M1M2M3T1T4PIR中断控制逻辑转移地址+1RESET中断信号微操作控制命令组合逻辑控制器总框图ALU状态寄存器ACPCAR指令译码器操作控制器存储器…数据总线OPIR(AR)+1PCARMREQR/WDBUSARDBUSPCCDRACDRACDRALUIRDRDRIRIR(AR)DBUS+_DBUSDRDRDBUS…(1)根据CPU结构框图写出指令的操作流程图,如下图所示:I=1?I=1?I=1?I=1?0ACMARMARMDBUSDBUSPCPCARMDRDRIRPC+1PCPCARR,DBUSDRDRIR+1CLAIR15IR14IR13=000ADD001STA010LDA011JMP100IR(AR)DBUSDBUSARIR(AR)DBUSDBUSARIR(AR)DBUSDBUSARIR(AR)DBUSNYMDR(AC)+(DR)ACNYMARACDRDRMMDRDRACNY(IR12)=1NY(IR12)=1(IR12)=1(IR12)=1(2)选同步控制方式(3)选二级时序由于以上指令均是单操作数指令,所以安排三个机器周期:取指周期FETCH、取数周期DOF、执行周期EXEC。每个机器周期安排四个节拍T1、T2、T3和T4，时序见下图所示。FETCHDOFEXECT1T3T4取指周期取数周期执行周期指令周期CLK（4）为微操作序列安排时序I=1?I=1?I=1?I=1?CPCARR,+1DBUSDRDRIRCLAADDSTALDAJMPIR(AR)DBUSDBUSARIR(AR)DBUSDBUSARIR(AR)DBUSDBUSARIR(AR)DBUSNYNYACDR

NYNY(IR12)=1(IR12)=1FETCHT1T2T3T4RDBUSARRDBUSARRDBUSARDBUSARRDBUSDRDRALU+WRDBUSDRDRACT1T2T3T4DOFT1T2T3T4EXECRDBUSPCDRDBUS(5).操作时间表见下表:微操作

FETCHT1T2T3T4DOFEXECPCARR/W=1R/W=0MREQDRIR+1CIR(AR)DBUSALLALLALLALLALLT1T2T3T4CLA*ICLA*IT1T2T3T4ADD+LDAADD+LDASTASTACLACLA(5).操作时间表见下表:微操作

FETCHT1T2T3T4DOFEXECT1T2T3T4T1T2T3T4DBUSARDBUSDRDBUSPCDRALUDRACACDR+ALLADD+LDAJMPADDLDASTAADDADD+STA+LDA+JMP*I(ADD+STA+LDA)*IDRDBUSSTA(6).综合微操作表达式如下:PCAR=FETCH*T1R/W=FETCH*T2+DOF*T3*CLA*I+EXEC*T1*(ADD+LDA)R/W=STA*EXEC*T2

MREQ=FETCH*T2+DOF*T3*CLA*I+EXEC*T1*(ADD+LDA)+STA*EXEC*T2…

(7)逻辑电路框图如下所示:OPARI指令译码器时序产生器组合逻辑控制器LDAADDSTALDAJMPIRIIR0IR11IR12IR13IR14IR15…FETCHDOFEXECT1T2T3T4PCARDBUSDRDBUSPC+微操作控制信号OPIARIR0IR11IR12IR13

IR14IR15译码器译码器…FETCHDOFEXEC时钟系统节拍发生器>=&>=T1T2T4DBUSDRLDAADDI=0I=1微操作控制信号DBUSDR的逻辑表达式为:DBUSDR=FETCH*T3+EXEC*(ADD+LDA)*T2&微操作执行逻辑示意图T35.4.3组合逻辑控制器的特点优点:速度快,可用于速度要求较高的机器中.

缺点:(1)缺乏规整性:将几百个微操作的执行逻辑组合在一起,构成的微操作产生部件,是计算机中最复杂、最不规整的逻辑部件.不适合于指令复杂的机器.(2)缺乏灵活性:各微命令的实现是用硬连的逻辑电路完成,改动不易,设计困难.5.4.4PLA控制器

PLA控制器的设计步骤(1)-(4)与组合逻辑控制器相同,只是实现方法不同,它采用PLA阵列(ProgrammedLogicArray).从设计思想来看是组合逻辑控制器,从实现方法来看,是存储逻辑控制器.

特点:可使杂乱无章的组合逻辑规整化、微型化，而且可以利用PLA的可编程特性，用存储逻辑部分地取代组合逻辑，增加了一定的灵活性。

仍以DBUSDR=FETCH*T3+EXEC*（ADD+LDA）*T2为例，说明用PLA实现执行逻辑的原理。OR阵列每个交点FETCHEXECADDLDAT2T3DBUSDR用PLA实现执行逻辑模型AND阵列每个交点+1例:CPU结构图如下所示,其中包括一个累加器AC、一个状态寄存器和其它四个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。

(1).标明图中四个寄存器的名称.(2)简述取指令的数据通路.(3)简述完成指令LDAX的数据通路(X为内存地址,LDA功能为(X)(AC)).(4)简述完成ADDY的数据通路(Y为内存地址,ADD功能为(AC)+(Y)(AC)).(5)简述完成STAZ的数据通路(Z为内存地址,STA功能为本(AC)(Z)).主存储器MAACCD微操作控制器状态寄存器B+1ALU解:A为数据缓冲寄存器MDR,B为指令寄存器IR,C为主存地址寄存器MAR,D为程序计数器PC.取指令的数据通路:PCMARMMMDRIR指令LDAX的数据通路:XMARMMMDRALUAC指令ADDY的数据通路:YMARMMMDRALUADDAC指令STAZ的数据通路:ZMAR,ACMDRMM5.5微程序控制器

5.5.1微程序控制器的组成和基本原理

假设CPU结构图同5.4,以加法ADDID为例.它由五条微指令解释执行.图中每个小方框代表一条微指令,框内为该微指令的全部微命令,框外右上角标明该微指令在存控的地址.微指令格式如下:ADDR,DBUSARPCARR,+1DBUSDRDRIRIR(AR)DBUSDBUSARR,DBUSDRIR12=1IR12=0DRALU,+000000000100110001010010000011….1216判别测试字段下址字段PCARDBUSDR控制字段顺序控制字段

5.5微程序控制器后续微地址形成电路微地址寄存器地址译码驱动机器指令寄存器IR主存储器器RAM译码微操作控制字段顺序控制字段…………….控制存储器ROM微程序控制器原理框图……微命令寄存器微命令转移地址来源运行状态……指令操作码

5.5微程序控制器

5.5.2微程序控制的基本概念

1.微命令与微操作微命令:构成控制信号序列的最小单位。微操作：控制器中执行部件接受微指令后所进行的操作。

2.微指令和微程序微指令:在机器的一个节拍中,一组实现一定操作功能的微命令,或者说,控制存储器中每个单元存放的微命令信息组成一条微指令.

微程序:由微指令组成的序列称为微程序,一个微程序的功能对应一条机器指令的功能.3.机器指令与微指令

机器指令指提供给使用者编成的基本单位,每一条指令可以完成一个独立的算术运算或逻辑运算操作.

一条机器指令对应一组微指令组成的微程序.可见,一条机器指令对应多条微指令,而一条微指令可为多个机器指令服务.4.控制存储器CM(ControlMemory):用于存放全部指令的所有微程序,采用只读存储器结构(固化).控制存储器的字长等于微指令的长度,其总容量决定于所有微程序的总长度.

例:已知某计算机有80条指令,平均每条指令由12条微指令组成,其中有一条取指微指令是所有指令共用的,设微指令长度为32位,计算CM容量.

解:微指令所占的二进制位数=(12+79*11)*32=881*32

所以,CM容量可选1K*32另见教材P.210第6题.

5.微指令周期:从控制存储器中读取一条微指令并执行这条微指令所需的时间,通常一个微指令周期与一个CPU周期的时间相等.微指令中的微命令可以用节拍脉冲来同步定时.有多个同步节拍脉冲的微周期,称为多周期.微周期子周期T1T2T3T4多周期节拍脉冲T1T2T3T4T1T2T3T4读微指令执行微指令微指令周期CPU周期

CPU周期与微指令周期的关系5.6微程序设计技术

5.6.1微命令编码对微指令中的操作控制字段采用的表示方法.1.直接表示法(不译法):将微指令操作控制字段的每个二进制位定义为一个微命令,直接送往相应的控制点.2.字段直接译码法:将微指令的控制字段分为若干小字段,把相斥性微命令组合在同一字段中,而相容性微命令组合在不同的字段中,然后通过小组译码器对每一个微命令信号进行译码.

微命令编码:……译码译码译码……………微命令微命令微命令微命令字段顺序控制字段微指令寄存器字段直接译码法

3.混合表示法:直接表示法和字段直接译码法的混合使用.5.6.2微程序执行顺序的控制

1.计数器方式:顺序执行微指令时,后续微指令地址由现行微指令地址加一个增量(通常为1)而形成;遇到转移时,由转移微指令给出转移微地址使微地址按新的方式执行.

转移微指令的一般格式简化如下:操作码

转移地址转移控制例:CPU数据通路同5.4硬布线控制器.图中共有16条微指令,再增加一些转移微指令,,地址为6位.图中有两种转移情况,用P1、P2来控制，转移微指令格式为：转移微指令标志T转移地址（A5A4A3A2A1A0）转移控制（P1P2）转移地址修改方案为:

μPC5μPC4μPC3μPC2μPC1μPC0IR15IR14IR13IR12P1=1P2=1PCARR,+1DBUSDRDRIRT=1000011P1=1(IR15IR14IR13=000)CCLA000011IR(AR)DBUSDBUSAR001011ADD(001)T=1001110P2=1R,DBUSARR,DBUSDRDRALU,+T=100000P1=0P2=0001100IR12=1001110IR12=0001111010000010001IR(AR)DBUSDBUSART=1010110P2=1R,DBUSARACDRDRDBUSWT=100000P1=0P2=0010011STA(010)010100IR12=1010110010111011000LDA(011)JMP(100)地址转移逻辑表达式为:μPC5=IR15P1T2μPC4=IR14P1T2μPC3=IR13P1T2

μPC0=IR12P2T20000000001000100000000T=1000100

计数器法的微程序控制器组成框图如下:IR指令寄存器微地址转移逻辑微程序计数器μPCCM微指令寄存器μIRTP1P2时序微指令译码器IR15IR14IR13IR12μPC5μPC4μPC3μＰＣ０PCAR……ACDR微操作命令P2P1P1P2T1T2说明:当T=0时,微指令寄存器μIR输出微操作命令;当T=1时,微指令寄存器μIR输出微转移指令.T1和T2用于定时一条微指令中的微命令;另外,T1=1时,将转移地址送μPC,T2=1时,如果P1+P2=1,则修改μPCT22.多路转移方式(下址字段法/断定法):当微程序不产生分支时,后续微指令地址由微指令的顺序字段给出;否则有若干个后续地址可以选择,此时必须由顺序控制字段的“判别测试”和“状态条件”信息来选择其中一个微地址.

微指令格式如下:其微程序组成原理图如下:微命令字段判别测试字段(P字段)下地址字段操作控制顺序控制控制存储器地址译码微地址寄存器地址转移逻辑P字段控制字段…OPIR…状态条件其中:微地址寄存器对应下地址字段,P字段即为判别测试字段,控制字段即为微命令字段,后两部分组成微指令字段.例:已知MOV,ADD,COM,ADT四条指令微程序流程图如下所示:0000RSRDRSRDR2+R1R2R2+R3R2R2-R3R2P(1)P(2)RS+RDRDMOVADDCOMADT10000000100100001010000010111111000000100000Ci=1Ci=0

(1)P(1)的条件码是指令寄存器的OP字段,即IR7和IR6,P(2)的条件码是进位寄存器Cj,请设计出微程序控制器地址转移逻辑图.(2)现设定控制存储器EPROM容量为16个单元,其字长符合微指令格式要求.请给出微程序流程图中每条微指令的当前微地址与下一微地址.1000

解:(1)从流程图可以看出,P(1)处微程序出现四个分支,对应四个微地址,因此用OP码修改微地址寄存器的最后两个触发器即可;在P(2)处微程序出现2路分支,对应两个微地址.转移逻辑表达式如下:

μA0=P1*T4*IR6μA1=P1*T4*IR7μA2=P2*T4*Ci微地址转移逻辑电路如下:QDQA3μQQDμA2QQμA1QQμA0T1CM3CM2CM1CM0T4P2CiP1IR7P1IR6S解:因为EPROM容量为16单元,微地址寄存器4位即可,设为,七条微指令地址分配如下表所示μA3-μA0微指令序号当前微地址下一微地址12345670000100010011010

10111111010010000000000000001111000000005.6.3微指令格式

1.水平型微指令:在一个CPU周期(即微周期)内同时给出多个能并行操作的微命令的微指令,均称为水平型微指令.其格式为:操作控制字段判别测试字段下址字段提供微命令提供下一条微指令的地址2.垂直型微指令:采用完全编码方法,将全部微命令代码化.其格式为:微操作码字段源部件地址字段目的部件地址字段下址字段3.水平型微指令与垂直型微指令的比较:*水平型微指令并行操作能力强*水平型微指令执行一条指令的时间短*由水平型微指令解释指令的微程序,有微指令字长,而微程序短的特点,垂直型微指令则相反.*水平型微指令用户难以掌握例:(P210.11)已知某机采用微程序控制方式,控存容量为512*48位.微程序可在整个控存中实现转移,控制微程序转移的条件共有4个,微指令采用水平型微指令,后继微指令地址采用断定方式.请问:(1)微指令的三个字段分别应为多少位?(2)画出对应这种微指令格式的微程序控制器逻辑.

解:微指令格式为:

微命令字段判别测试字段下地址字段操作控制顺序控制假设判别测试字段中每一位作为一个判别标志,那末由于有4个转移条件,故该字段为4位.下地址字段为9位,因为控存容量为512单元.微命令字段则是(48-4-9)=35位.对应上述微指令格式的微程序控制器逻辑框图见P175图5.24例:(P210.10)某计算机有如下部件:ALU,移位器,主存M,主存数据寄存器MBR,主存地址寄存器MAR,指令寄存器IR,通用寄存器R0-R3,暂存器C和D.(1)请将各逻辑部件组成一个数据通路,并标明数据流动方向.(2)画出“ADD(R1),(R2)+”指令的指令周期流动图,指令的含义是进行求和操作,源操作数地址在寄存器R1中,目的操作数寻址方式为自增型寄存器间址方式.解:移位器IRPCCDR0R1R2R3MBRMARMALU+1AB+1MMBRIR,PC+1R