微机原理与接口技术第2章微处理器

第2章微处理器2.1微处理器概述2.28086CPU的内部结构2.38086CPU的外部引脚2.48086CPU的工作模式与系统构成2.58086CPU时序分析2.680X86CPU简介2.1微处理器概述微处理器运算器控制器内部寄存器微处理器是微型计算机的核心，是计算机内部对数据进行处理并对处理过程进行控制的部件。CPU：是计算机中执行运算和控制功能的区域，由算术逻辑部件（ALU）和控制部件两大主要部分组成。微处理器：把CPU和一组称为寄存器（Register）的特殊存储器集成在一片大规模集成电路或超大规模集成电路封装之中。2.1.1微处理器的主要性能指标1、字长字长是微处理器一次可以直接处理的二进制数码的位数，它通常取决于微处理器内部通用寄存器的位数和数据总线的宽度。微处理器的字长有4位、8位、16位、32位和64位等等。2、主频主频即CPU的时钟频率（CPU的工作频率），用来表示微处理器的运行速度，单位MHZ。一个时钟周期完成的指令数是固定的，故主频越高，CPU的速度越快。外频：系统总线的工作频率，外频越高说明微处理器与系统内存数据交换的速度越快。倍频是CPU主频和外频之间的比例关系，一般为：

主频=外频*倍频

超频：就是通过人为的方式将CPU、显卡等硬件的工作频率提高（实际就是提高电压），让它们在高于其额定的频率状态下稳定工作。以IntelP4C2.4GHz的CPU为例，它的额定工作频率是2.4GHz，如果将工作频率提高2.6GHz，系统仍然可以稳定运行，那这次超频就成功了。CPU超频的主要目的是为了提高CPU的工作频率，也就是CPU的主频。而CPU的主频又是外频和倍频的乘积。所以，提升CPU的主频可以通过改变CPU的倍频或者外频来实现。但如果使用的是IntelCPU，你尽可以忽略倍频，因为IntelCPU使用了特殊的制造工艺来阻止修改倍频。AMD的CPU可以修改倍频，但修改倍频对CPU性能的提升不如外频好。而外频的速度通常与前端总线、内存的速度紧密关联。因此当你提升了CPU外频之后，CPU、系统和内存的性能也可能同时提升了。3、MIPS

MIPS是MillionsofInstructionPerSecond的缩写，用来表示微处理器的性能，意思是每秒钟能执行多少百万条指令。通常也用主频来描述运算速度，主频越高，运算速度越快。4、iCOMP指数(英特尔微处理器性能比较指数)

1993年，为评价386、486SX、486DX、486DX2等各种CPU的性能，Intel公司提出了一种简单、单一的指标——iCOMP指数，即IntelCOMPARATIVEMICROPROCESSOPERMANCE。2.1.2微处理器的主要功能基本功能：（1）进行算术和逻辑运算（2）接受存储器和I/O接口发来的数据及发送数据给存储器和I/O接口。（3）可以少量暂存数据。（4）能对指令系统进行寄存、译码并执行指令所规定的操作。（5）能提供整个系统所需的定时和控制信号。（6）可响应I/O设备的中断请求。程序设计角度，其功能：（1）赋值和算术表达式。（2）无条件转移。（3）条件转移以及关系和逻辑表达式。（4）循环。（5）数组和其他数据结构。（6）子程序。（7）输入、输出。2.28086CPU的内部结构

8086：16位微处理器，16根数据线、20根地址线，可寻址1M字节；8088：准16位微处理器，其内部寄存器、内部运算部件以及内部操作均按16位设计，但对外的数据总线只有8条。8086CPU内部结构由总线接口部件（BIU，BusInterfaceUnit）和执行部件（EU,ExecutionUnit）组成。总线控制逻辑内部总线16位地址加法器总线接口部件BIU123456指令队列执行部件EU通用寄存器AXAHALBXBHBLCXCHCLDXDHDLSPBPDISIEU控制器80888086CSDSSSESIP暂存器外部总线专用（段）寄存器ALU暂存器标志寄存器8位队列总线20位地址总线16位数据总线完成16或8位二进制数的算术运算和逻辑运算通用寄存器组包括数据寄存器和地址指针与变址寄存器。生成20位物理地址CS：存放代码段段基址DS：存放数据段段基址SS：存放附加段段基址ES：存放堆栈段段基址IP:存放下一条要执行指令的有效地址EA。8086：6个字节8088：4个字节8086指令队列空2个字节（8088空1个字节），且EU部件没有要求BIU部件进入存取操作数等总线周期时，BIU部件就会自动从内存单元顺序取指令字节填满指令流队列。1、执行部件(EU)组成：由8个通用寄存器、1个标志寄存器、算术逻辑单元和EU控制电路组成。作用：（1）从BIU指令队列中取出指令。（2）对指令进行译码，发出相应的控制信号。（3）接收由总线接口送来的数据或发送数据至接口。（4）进行算术运算。1）算术逻辑单元ALU完成8位或者16位二进制算术和逻辑运算，计算偏移量。2）数据暂存寄存器

16位寄存器，协助ALU完成运算，暂存参加运算的数据。3）执行部件的控制电路从总线接口的指令队列取出指令操作码，通过译码电路分析，发出相应的控制命令，控制ALU数据流向。2、总线接口部件（BIU）组成：（1）四个段地址寄存器CS，16位代码段寄存器；DS，16位数据段寄存器；ES，16位附加段寄存器；SS，16位堆栈段寄存器。（2）16位指令指针寄存器IP（PC）。（3）20位的地址加法器。（4）6B的指令队列缓冲器。（5）内部暂存器（6）I/O接口电路说明：（1）指令队列缓冲器：在执行指令的同时，将取下一条指令，并放入指令队列缓冲器中。CPU执行完一条指令后，可以执行下一条指令（流水线技术），提高CPU效率。（2）地址加法器：产生20位地址。CPU内无论是段地址寄存器还是偏移量都是16位的，通过地址加法器产生20位地址。功能：BIU负责8086CPU与存储器和外设之间的信息传送。（1）从内存取指令送到指令队列。（2）CPU执行指令时，到指定的位置取操作数，并将其送至要求的位置单元中。1）地址加法器和段寄存器由于8086微处理器具有20位地址总线，可寻址1MB的内存单元。但CPU内部只有16位的寄存器，无法保存和传送每个存储单元的20位地址信息，为正确访问存储器，8086采用分段结构，将1MB内存空间划分为若干逻辑段，在每个逻辑段中使用16位段基址和16位偏移地址进行寻址，段寄存器用来存放各段的段基址。利用BIU加法器计算并形成CPU所要访问的存储单元地址（20位）或I/O端口地址（16位）。2）指令队列缓冲器即6B的“先进先出”的RAM存储器，用来按顺序存放CPU要执行的指令代码，并送入执行部件EU中执行。EU从指令队列的输出端取指令，当指令队列中存满一条指令后，EU就立即开始执行。当指令队列中前两个指令字节被取走后，BIU就自动执行总线操作，读取指令并填入指令队列中。当程序发生跳转时，BIU立即清除指令队列中内容并重新开始读取指令代码。3）总线控制电路主要负责产生总线控制信号。如产生对存储器的读/写控制信号和I/O端口的读/写控制信号等。

CPU取指过程执行单元（EU）总线接口单元（BIU）存储器DBCBAB

CPU向内存写数过程执行单元（EU）总线接口单元（BIU）存储器DBCBAB

EU取指、译码过程执行单元（EU）总线接口单元（BIU）存储器DBCBAB…8086CPU内部有14个16位寄存器，可以分为以下三组。通用寄存器组段寄存器组专用寄存器组数据寄存器地址指针与变址寄存器指令指针IP标志寄存器FR2.2.38086寄存器结构AXBXCXDX目的变址指针DI源变址指针SI基址指针BP堆栈指针SP数据寄存器DLDHDX计数寄存器CLCHCX基址寄存器BLBHBX累加器ALAHAX数据寄存器

可分为两个8位，主要用于数据操作地址指针寄存器主要用于地址操作16位888086的16位通用寄存器是：AX BX CX DXSI DI BP SP8086的8位通用寄存器是：AH BH CH DHAL BLCLDL对其中某8位的操作，并不影响另外对应8位的数据BX:常用做存放存储器地址；CX:作为循环和串操作等指令中的隐含计数器；数据寄存器：AX:使用频度最高，用于算术、逻辑运算以及与外设传送信息等；DX:常用来存放双字长数据的高16位，或存放外设端口地址;AXBXCXDX目的变址指针DI源变址指针SI基址指针BP堆栈指针SP数据寄存器DLDHDX计数寄存器CLCHCX基址寄存器BLBHBX累加器ALAHAX数据寄存器

可分为两个8位，主要用于数据操作地址指针寄存器主要用于地址操作16位88地址指针和变址寄存器：SP：指示栈顶的偏移地址，不能再用于其他目的，具有专用目的。BP：数据在堆栈段中的基地址。SP和BP寄存器与SS段寄存器联合使用来访问堆栈。SI和DI：串操作类指令中，常用于存储器寻址时提供地址。操作取指令存取数据堆栈操作目的串操作访问：代码段物理地址的构成：CS×10H+IP访问：数据段物理地址的构成：DS×10H+EA物理地址的构成：SS×10H+SP物理地址的构成：ES×10H+DI3、段寄存器CS、DS、SS、ES(16位)物理地址=段地址×10H+有效地址CS左移4位20位+地址加法器CS16位物理地址20位IP或偏移地址20位物理地址形成过程演示专用寄存器组指令指针IP标志寄存器FR作用：存放将要执行的下一条指令在现行代码段中的偏移地址，它与CS相结合生成指向指令的物理地址。特点：IP是一个专用寄存器，其内容由BIU部件自动修改，不能直接访问IP，但可以通过转移或调用指令改变其内容。作用：存放指令执行结果特征位和对CPU运行特点的控制位。特点：8086CPU中设置了16位标志寄存器，只用了9位，其余位用来扩展。9位标志分为6位状态标志和3位控制标志两类。AF：辅助进位标志AF=1：数据的第3位（半个字节）需要向前产生进位/借位。AF=0：数据的第3位（半个字节）不会向前产生进位/借位。CF：进位/借位标志CF=1：最高位需要向前产生进位/借位。CF=0：最高位不会向前产生进位/借位。PF：奇偶标志PF=1:结果的低8位中有偶数个1。PF=0:结果的低8位中有奇数个1。影响全部状态标志:加法、减法运算。影响部分状态标志:移位操作。不影响任何状态标志:数据传送指令。ZF：全零标志ZF=1：运算结果为全0。不包括进位的情况ZF=0：运算结果不为0。（2）标志寄存器16位，只用了其中9位，唯一能按位操作的寄存器。用于反映指令执行结果或控制指令执行形式。OFD11D15..D12DFD10IFD9TFD8SFD7ZFD6D5AFD4D3PFD2D1CFD06位状态标志：OF、SF、ZF、PF、CF、AF作用：反映指令对数据作用之后，结果的状态，控制后续指令的执行。3位控制标志：DF、IF、TF作用：值不由数据运算结果决定，由指令直接赋值，决定后续指令执行情况。OF：溢出标志(指补码)OF=1：操作数超过了机器表示的范围,溢出。OF=0：操作数未超过了机器能表示的范围,不溢出。求解方法：最高位进位次高位进位TF：跟踪(单步)标志位TF=1，每执行一条指令后，自动产生一次内部中断，使CPU处于单步执行指令工作方式，便于进行程序调试，用户能检查程序。TF=0,CPU正常工作。16位，只用了其中9位，唯一能按位操作的寄存器用于反映指令执行结果或控制指令执行形式OFD11D15..D12DFD10IFD9TFD8SFD7ZFD6D5AFD4D3PFD2D1CFD0IF：中断允许/禁止标志位IF=1,允许外部可屏蔽中断。CPU可以响应可屏蔽中断请求。IF=0,关闭中断。CPU禁止响应可屏蔽中断请求。IF的状态对不可屏蔽中断和内部软中断没有影响。SF：符号标志SF=1：运算结果的最高位为1，如果为带符号数，则为负数。SF=0：运算结果的最高位为0，如果为带符号数，则为正数。带符号数的最高位为符号位；而无符号数的最高位为数值位。DF：方向控制标志位用于串处理指令，控制从前往后、还是从后往前对字符串进行操作处理。DF=1，每次串处理操作后使变址寄存器SI和DI的值递减，使串处理从高地址向低地址方向处理。DF=0，每次串处理操作后使变址寄存器SI和DI的值递增，使串处理从低地址向高地址方向处理。控制标志与状态标志的区别：控制标志：其值由系统程序或用户程序根据需要用指令设置。状态标志：由中央处理器执行运算指令，并根据运算结果而自动设置。例1：2个数相加后，分析各标志位的值例2：2个数相减后，分析各标志位的值10001101001101100011001000011001+0110011010101001运算结果最高位为1 ∴SF=1；第三位向第四位有进位 ∴AF=1；次高位向最高位有进位，最高位向前没有进位，∴OF=10=1最高位没有进位 ∴CF=0；低8位中1的个数为偶数个 ∴PF=1；运算结果本身≠0 ∴ZF=0；返回10001101001101100011001000011001-0010110010001100运算结果最高位为0 ∴SF=0；第三位向第四位没有借位 ∴AF=0；次高位向最高位没有借位，最高位向前没有借位，∴OF=00=0最高位没有借位 ∴CF=0；低8位中1的个数为奇数个 ∴PF=0；运算结果本身≠0 ∴ZF=0；例:将5394H与-777FH相加,并说明其标志位的状态。【解】先求-777FH的补码：原码：1111011101111111反码：1000100010000000补码：1000100010000001再做加法运算：0101001110010100

+10001000100000011101110000010101结果标志位为：CF=0、PF=0、AF=0ZF=0、SF=1、OF=0芯片与其他部件的联系全靠在引脚上传送信息，这些信息可能自芯片向外输出，也可能从外部输入到芯片，还可能是双向的。指控制引脚使用有效时的逻辑电平。低电平有效的引脚名字上面加有一条横线，引脚名字上无横线者为高电平有效。另有一些引脚高、低电平均有效，分别表示不同的状态或数值。还有些引脚信号为边沿有效。芯片引脚特性描述信号引脚功能信号的有效电平信号流向引脚复用三态能力引脚信号的定义一个引脚具有两种或两种以上的功能，可以减少引脚的数量。“三态”能力是指有些引脚除了能正常输出或输入高、低电平外，还能输出高阻状态。当它输出高阻状态时，表示芯片实际上已放弃了对该引脚的控制，使之“浮空”。这样，与总线相连接的其它设备就可以获得对总线的控制权，系统转为接受总线的设备控制下工作。2.38086CPU的外部引脚40条引脚，双列直插式封装采用分时复用地址/数据总线两种模式：最大模式、最小模式

最大模式：两个或多个微处理器（多微处理器模式），一个主处理器为8086CPU，另外的处理器可以是浮点数协助处理器8087或I/O处理器8089。

最小模式：只有8086CPU一个微处理器（单处理器模式）。思考：如何选择两种工作模式？思考：何时传输地址，何时传输数据？8086有40个引脚，其中第33（最小/最大模式）脚很关键，它是一条输入线，可以加高电平，也可以加低电平，由该线所加电平的高或低电平决定24-31引脚的功能（24-31引脚括号内为最大模式功能）其他引脚不受第33引脚的影响，我们把这部分引脚称为一般引脚。8086CPU的引脚线按照功能分为3类。数据引脚线地址引脚线8086CPU引脚分类控制引脚线1.地址、数据引脚线AD0～AD15：分时复用的地址数据引脚线，双向、三态。T1期间作地址线A15～A0用，输出存储单元低16位地址。T2～T3期间作数据线D15～D0用，双向。

写操作为T2～T3；

读操作为T3，T2处于悬空状态；

CPU响应中断及系统总线处理“保持响应”状态时，AD0～AD15处于悬空状态。S5：表示中断允许标志状态。

S5＝1表示中断允许标志IF＝1，允许可屏蔽中断请求；

S5＝0表示IF＝0，禁止可屏蔽中断请求。S6：指示8086当前是否与总线相连。

S6＝0表示8086连在总线上。T1期间，作为20位地址线的高4位A19～A16。T2～T4期间作为S6～S3状态线用。S4和S3状态组合与当前段的关系表S4S3当前使用的段寄存器00ES段寄存器01SS段寄存器10存储器寻址时为CS段寄存器，I/O端口则不需要11DS段寄存器2.控制引脚线CPU在进行具体操作时所发出的控制信号，CPU的操作不同，使用的引脚线也各不相同。启动复位和时钟信号操作类型最小/最大方式的读/写操作总线请求和响应操作中断请求和响应操作控制数据和地址信息传送操作CPU等待检测操作及其他信号复位条件：至少保持4个时钟周期的高电平复位处理：除CS=FFFFH外，包括IP在内的其余 寄存器和指令流队列的值均为0。复位结果：从FFFF:0000H处开始执行程序。一般放置一条转移指令转到程序真正的入口地址。启动复位和时钟信号RESET复位信号CLK时钟输入信号提供了CPU和总线控制的基本定时脉冲。寄存器状态标志Reg清除CSFFFFHIP、DS、ES、SS0000H指令流队列清除最小方式的读/写操作信号选择信号读信号写信号高电平:CPU当前访问存储器低电平:当前CPU访问I/O端口表示CPU正在对存储器或I/O端口进行读操作表示CPU当前正在对存储器或I/O端口进行写操作8086/8088CPU读写操作信号对照表具体操作110写存储器101读存储器010写外设001读外设总线请求和响应操作信号HOLD总线保持请求信号HLDA总线保持响应信号HOLD=1，有总线请求；HOLD=0，无总线请求。当HOLD=1时，HLDA=1；表示CPU让出总线使用权。HOLD和HDLA一对联络信号的应答关系

中断响应信号：CPU对中断请求信号INTR的响应。目的为了获取中断类型码。中断请求和响应操作信号非屏蔽中断（NMI），上升沿有效。可屏蔽中断（INTR和中断响应信号）不受中断允许标志IF的控制，也不能用软件进行屏蔽。当INTR=1，并且中断允许标志位IF=1时，则CPU在当前指令周期结束后，转入中断响应周期。控制信息传送操作的相关控制信号ALE地址锁存允许信号在任何一个总线周期T1状态，表示当前地址/数据复用总线上输出是地址信息，下降沿将地址信息锁存到锁存器。数据允许信号数据发送/接收控制信号CPU控制8286/8287等数据总线收发器的选通信号。有效时间：存储器访问、I/O访问、中断响应周期作用：控制8286/8287的数据传送方向。=1时，发送；=0时，接收。等待检测操作信号高电平：CPU继续空转等待；低电平：退出等待，执行下一条指令。READY准备就绪信号测试信号作用：使CPU和低速的存储器或I/O设备之间实现速度匹配。READY=1：按正常时序进行读、写操作，不插入TW；READY=0：在T3和T4之间自动插入一个或几个TW。2.48086/8088CPU工作模式及其系统结构最小模式系统特点只有8086/8088一个微处理器所有总线控制信号直接由CPU提供将33号引脚接＋5V需要地址锁存器进行地址信息分流需要使用总线缓冲器将数据信息分流到数据总线

图8086在最小模式下的典型配置

时钟发生器/驱动器8位通用数据锁存器，分流20位地址信息。8位双向数据缓冲器，分流数据。图8086在最大模式下的典型配置

2.3.2最大模式和系统组成最大模式下，除了8282锁存器和8286数据收发器外，还增加了8288总线控制器。对CPU发出的控制信号进行变换和组合，获得对存储器和I/O端口的读/写信号及对锁存器8282和总线收发器8286的控制信号。8288引脚如图所示：图2-118288与8086CPU的连接图

与CPU相连，接收状态信息，确定当前CPU要执行的操作，发出相应的命令信号。接收时钟发生器的CLK信号，使8288与CPU及系统中的其它部件同步。I/O端口读命令低电平：将所选中端口中的数据读到数据总线上。 相当于最小模式中由CPU发出的控制信号和为低电平的组合。中断响应信号，送往发出中断请求的接口。

：I/O端口写命令。有效时，把数据总线上的数据写入被选中的端口中。它相当于最小模式系统中由CPU发出的控制信号有效和为低电平的组合。：存储器读命令。有效时，被选中的存储单元把数据送到数据总线。它相当于最小模式系统中由CPU发出的控制信号有效和为高电平的组合。：存储器写命令。有效时，把数据总线上的数据写入被选中的存储单元中。它相当于最小模式系统中由CPU发出的控制信号有效和为高电平的组合。

:提前的存储器写命令，其功能与一样，只是提前一个时钟周期输出。：提前的I/O端口写命令，其功能与一样，只是提前一个时钟周期输出。ALE：地址锁存允许信号。相当于最小模式系统中的ALE。：主级连允许/外设数据允许信号。此功能取决于8288的输入控制信号IOB（I/O总线方式）。

DEN：数据总线允许信号。DEN有效：数据收发器把局部数据总线和系统数据总线连接，形成一个传输数据的通路；

DEN无效：数据收发器使局部数据总线与系统数据总线断开。

：数据收发信号。1MB的存储单元，每个存储单元中存放一个8位的二进制信息每一存储单元用唯一的地址码，其地址范围00000H～FFFFFH。字节编址:将存储器空间按字节地址号顺序排列的方式。2.4.38086存储器的其寻址字：将连续存放的两个字节数据构成一个16位的字数据：高8位存放在高地址单元，低8位存放在低地址单元。将低位字节的地址作为这个字的地址。对准字：字地址为偶地址，存取一个字需要一个总线周期。非对准字：字地址为奇地址，存取一个字需要两个总线周期。

8086CPU对准字和非对准字读写表

A0具体操作引脚线00从偶地址开始读/写一个字(规则字)AD15～AD001从奇地址开始读/写一个字节AD15～AD810从偶地址开始读/写一个字节AD7～AD00110从奇地址开始读写一个字(非规则字)第一总线周期高8位数据有效，第二总线周期低8位数据有效AD15～AD8AD7～AD0(1)分段结构①将1M的存储空间划分成若干个段，每个段最大长度64K。②

段基址就是指一个段的起始地址。③

逻辑段在物理存储器中可以是邻接的、间隔的、部分重叠的和完全重叠的等4种情况。④

在任一时刻，一个程序只能访问4个当前段中的内容。2.存储器的分段结构和物理地址的形成图段重叠结构示例段1基址段2基址重叠部分段1长度段2长度(2)物理地址的形成在8086/8088系统中，每个存储单元都有物理地址和逻辑地址两种地址表示。物理地址:

20位,范围为00000H～FFFFFH。逻辑地址：段地址+偏移量存放在某一个段寄存器中，是一个逻辑段的起始单元地址的高16位。某个存储单元与它所在段的段地址之间的字节距离。表示方法：段地址：偏移量例如，3267H：00A0H例题：将逻辑地址0915H：003AH转换为物理地址。左移4位堆栈：存储器中的一个特殊数据区。功能：按“后进先出”的原则用来存放需要暂时保存的数据。容量：最大64KB，其位置可以在1MB空间内浮动。栈底在高地址端，栈顶在低地址端，地址由高向低变化。 存储单元的地址=(SS)×10H＋(SP)存放堆栈基地址，表明堆栈所在的逻辑段。存放栈顶地址，始终指向最后推入堆栈的数据所在的单元。压栈：把数据推入堆栈。(SP)-2送SP，再与SS形成物理地址，将数据存入相应单元。弹栈：从堆栈取数据。从当前SS和SP形成的物理地址上取出数据，再将(SP)+2送SP。堆栈操作：以字为单位，数据必须按规则字存放。低字节在偶地址单元，高字节在奇地址单元。按“后进先出”的规则进行SP的修改自动进行。例题若已知当前SS＝1050H，SP＝0008H，AX＝1234H，则8086系统中堆栈的入栈和出栈操作如下图所示。12AA…10500H10501H10502H10503H10504H10505H10506H10507H10508H栈底BB10509H段基址(SS)AX3412123434PUSHAX1050AHBBAAAABB1234BX34POPBXPOPAX12栈顶SP2.58086CPU时序分析总线周期(BusCycle)8086CPU通过总线与外部交换信息，一次信息交换所耗用的时间称为一个总线周期，也称机器周期(MachineCycle)。指令周期（InstructionCycle）8086CPU执行一条指令所需要的时间称为指令周期一个指令周期由一个或若干个总线周期组成，不同指令的指令周期不等长，最短为一个总线周期，长的指令周期，如乘法指令周期，长达124个时钟周期。8086CPU必须在时钟信号CLK控制下工作，一个时钟脉冲的时间长度称为一个时钟周期，时钟信号的周期也称为状态周期T，它是微处理器的最小时间单元。时钟周期(ClockCycle)8086的主要总线操作系统复位启动操作总线读/写操作总线保持操作或总线请求/允许操作中断响应操作暂停操作空操作CPU的操作时序是指CPU在操作进行过程中各个环节在时间上的先后顺序。至少包含传送地址和传送数据两个过程。T1——CPU输出地址；T2～T4——数据传送。时序图：描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图。一个总线周期复位操作条件：检测到RESET引脚上为上升沿。复位逻辑电路：用CLK来与外部RESET同步，内部RESET信号要在时钟的上升沿到来时才有效。

①外部RESET变为高电平②CLK上升沿，内部RESET有效③总线复位④总线悬浮，直到复位结束复位时总线状态地址线为高阻态，直到RESET变为低电平，开始从FFFF0H单元取指令；ALE、HLDA为低电平（无效）；其它控制信号先变成高电平，然后呈高阻态。一个总线周期T1T3T2T4CLKA19/S6～A16/S3BHE/S7AD15～AD0ALEM/IORDDT/RDEN地址，BHE状态输出地址输出数据输入低电平读IO，高电平读存储器1.总线读操作最小模式下的总线时序一个总线周期T1T3T2T4CLKA19/S6～A16/S3BHE/S7AD15～AD0ALEM/IOWRDT/RDEN地址，BHE状态输出地址输出低电平写IO，高电平写存储器数据输出2.总线写操作一个总线周期T1T3T2T4CLKAD15～AD0A19/S6～A16/S3BHE/S7ALEDT/RDENS7～S3地址输出数据输入MRDC/IORCS2～S0S2～S0S2～S0无效BHEA19～A16最大模式读时序一个总线周期T1T3T2T4CLKAD15～AD0A19/S6～A16/S3BHE/S7ALEDENS7～S3地址输出数据输出MWTC/IOWCS2～S0S2～S0S2～S0无效BHEA19～A16AMWC/AIOWC最大模式写时序2.680X86CPU介绍（1）80386微处理器拥有32位数据总线和32位地址总线，可直接寻址4GB物理存储空间，具有虚拟存储能力，虚拟存储空间达64TB。存储器采用分段结构80386微处理1、80386的主要特点（2）系统采用流水线和指令重叠技术、虚拟存储技术、片内存储器管理技术、存储器管理分段、分页保护技术等，系统实现了多用户多任务操作（3）提供32位的指令，可支持8位、16位、32位的数据类型，具有8个通用的32位寄存器（4）首次在芯片内使用Cache，以使内存速度能更好地与运算器的速度相匹配，从而大大提高指令的执行速度和工作效率（5）提供32位外部总线接口，最大数据传输速率为32Mbps。系统可同高速的DRAM芯片接口，支持动态总线宽度控制，能动态地切换32位/16位数据总线（6）具有片内集成的存储器管理部件MMU，可支持虚拟存储和特权保