常用组合逻辑部件

常用组合逻辑部件第一页，共八十六页，2022年，8月28日第5章常用组合逻辑部件5.1加法器5.2数值比较器5.3编码器5.4译码器5.5数据选择器5.6数据分配器退出第二页，共八十六页，2022年，8月28日5.1加法器第三页，共八十六页，2022年，8月28日1、半加器5.1.1半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位第四页，共八十六页，2022年，8月28日2、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。第五页，共八十六页，2022年，8月28日全加器的逻辑图和逻辑符号第六页，共八十六页，2022年，8月28日

用与门和或门实现第七页，共八十六页，2022年，8月28日

用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：第八页，共八十六页，2022年，8月28日第九页，共八十六页，2022年，8月28日实现多位二进制数相加的电路称为加法器。1、串行进位加法器5.1.2加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。第十页，共八十六页，2022年，8月28日2、并行进位加法器（超前进位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式第十一页，共八十六页，2022年，8月28日超前进位发生器第十二页，共八十六页，2022年，8月28日加法器的级连集成二进制4位超前进位加法器第十三页，共八十六页，2022年，8月28日5.1.3加法器的应用1、8421BCD码转换为余3码BCD码+0011=余3码2、二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。第十四页，共八十六页，2022年，8月28日3、二-十进制加法器修正条件第十五页，共八十六页，2022年，8月28日5.2数值比较器第十六页，共八十六页，2022年，8月28日用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。5.2.11位数值比较器设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。第十七页，共八十六页，2022年，8月28日逻辑表达式逻辑图第十八页，共八十六页，2022年，8月28日5.2.24位数值比较器第十九页，共八十六页，2022年，8月28日真值表中的输入变量包括A3与B3、A2与B2、A1与B1

、A0与B0和A＇与B＇的比较结果，A＇>B＇、A＇<B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。第二十页，共八十六页，2022年，8月28日逻辑图第二十一页，共八十六页，2022年，8月28日5.2.3比较器的级联集成数值比较器第二十二页，共八十六页，2022年，8月28日串联扩展TTL电路：最低4位的级联输入端A＇>B＇、

A＇<B＇和A＇=B＇必须预先分别预置为0、0、1。CMOS电路：各级的级联输入端A＇>B＇必须预先预置为0

，最低4位的级联输入端A＇<B＇和A＇=B＇必须预先预置为0、1。第二十三页，共八十六页，2022年，8月28日并联扩展第二十四页，共八十六页，2022年，8月28日5.3编码器第二十五页，共八十六页，2022年，8月28日实现编码操作的电路称为编码器。5.3.1二进制编码器1、3位二进制编码器输入8个互斥的信号输出3位二进制代码真值表第二十六页，共八十六页，2022年，8月28日逻辑表达式逻辑图第二十七页，共八十六页，2022年，8月28日2、3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表第二十八页，共八十六页，2022年，8月28日逻辑表达式第二十九页，共八十六页，2022年，8月28日逻辑图8线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。第三十页，共八十六页，2022年，8月28日3、集成3位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX

＝0表示是编码输出；YEX

＝1表示不是编码输出。集成3位二进制优先编码器74LS148第三十一页，共八十六页，2022年，8月28日集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效第三十二页，共八十六页，2022年，8月28日集成3位二进制优先编码器74LS148的级联16线-4线优先编码器第三十三页，共八十六页，2022年，8月28日5.3.2二-十进制编码器1、8421BCD码编码器输入10个互斥的数码输出4位二进制代码真值表第三十四页，共八十六页，2022年，8月28日逻辑表达式逻辑图第三十五页，共八十六页，2022年，8月28日2、8421BCD码优先编码器真值表第三十六页，共八十六页，2022年，8月28日逻辑表达式第三十七页，共八十六页，2022年，8月28日逻辑图第三十八页，共八十六页，2022年，8月28日3、集成10线-4线优先编码器第三十九页，共八十六页，2022年，8月28日5.4译码器第四十页，共八十六页，2022年，8月28日把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。5.4.1二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。第四十一页，共八十六页，2022年，8月28日1、3位二进制译码器真值表输入：3位二进制代码输出：8个互斥的信号第四十二页，共八十六页，2022年，8月28日逻辑表达式逻辑图电路特点：与门组成的阵列第四十三页，共八十六页，2022年，8月28日2、集成二进制译码器74LS138A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、、为选通控制端。当G1＝1、时，译码器处于工作状态；当G1＝0、时，译码器处于禁止状态。第四十四页，共八十六页，2022年，8月28日真值表输入：自然二进制码输出：低电平有效第四十五页，共八十六页，2022年，8月28日3、74LS138的级联第四十六页，共八十六页，2022年，8月28日二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。5.4.2二-十进制译码器1、8421BCD码译码器

把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。第四十七页，共八十六页，2022年，8月28日真值表第四十八页，共八十六页，2022年，8月28日逻辑表达式逻辑图第四十九页，共八十六页，2022年，8月28日将与门换成与非门，则输出为反变量，即为低电平有效。第五十页，共八十六页，2022年，8月28日２、集成8421BCD码译码器74LS42第五十一页，共八十六页，2022年，8月28日5.4.3显示译码器1、数码显示器

用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。第五十二页，共八十六页，2022年，8月28日第五十三页，共八十六页，2022年，8月28日b=c=f=g=1，a=d=e=0时c=d=e=f=g=1，a=b=0时共阴极第五十四页，共八十六页，2022年，8月28日2、显示译码器真值表仅适用于共阴极LED真值表第五十五页，共八十六页，2022年，8月28日a的卡诺图第五十六页，共八十六页，2022年，8月28日b的卡诺图c的卡诺图第五十七页，共八十六页，2022年，8月28日d的卡诺图e的卡诺图第五十八页，共八十六页，2022年，8月28日f的卡诺图g的卡诺图第五十九页，共八十六页，2022年，8月28日逻辑表达式第六十页，共八十六页，2022年，8月28日逻辑图第六十一页，共八十六页，2022年，8月28日2、集成显示译码器74LS48引脚排列图第六十二页，共八十六页，2022年，8月28日功能表第六十三页，共八十六页，2022年，8月28日辅助端功能第六十四页，共八十六页，2022年，8月28日5.4.4译码器的应用1、用二进制译码器实现逻辑函数②画出用二进制译码器和与非门实现这些函数的接线图。①写出函数的标准与或表达式，并变换为与非-与非形式。第六十五页，共八十六页，2022年，8月28日2、用二进制译码器实现码制变换十进制码8421码第六十六页，共八十六页，2022年，8月28日十进制码余3码第六十七页，共八十六页，2022年，8月28日十进制码2421码第六十八页，共八十六页，2022年，8月28日3、数码显示电路的动态灭零第六十九页，共八十六页，2022年，8月28日5.5数据选择器第七十页，共八十六页，2022年，8月28日5.5.14选1数据选择器真值表逻辑表达式地址变量输入数据由地址码决定从４路输入中选择哪１路输出。第七十一页，共八十六页，2022年，8月28日逻辑图第七十二页，共八十六页，2022年，8月28日5.5.2集成数据选择器集成双4选1数据选择器74LS153选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。第七十三页，共八十六页，2022年，8月28日集成8选1数据选择器74LS151第七十四页，共八十六页，2022年，8月28日74LS151的真值表第七十五页，共八十六页，2022年，8月28日数据选择器的扩展第七十六页，共八十六页，2022年，8月28日5.5.3用数据选择器实现逻辑函数基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。第七十七页，共八十六页，2022年，8月28日基本步骤确定数据选择器确定地址变量21n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数1选用74LS153274LS153有两个地址变量。第七十八页，共八十六页，2022年