第2章大规模可编程逻辑器件

一、本章提要：1、介绍了PLD的发展过程、PLD的种类及分类方法；2、常用FPGA和CPLD的系列、品种、性能测试、标识；3、介绍了FPGA和CPLD开发应用中的选择方法。

第二章大规模可编程逻辑器件1二、教学重点及难点：了解CPLD和FPGA的结构差异三、学习要求：1、掌握：

如何区分选择CPLD和FPGA；PLD的种类及分类方法2、了解：

PLD的发展过程23相关专业名词4

传统数字系统

由固定功能标准集成电路74/54系列、4000、4500系列构成。设计无灵活性,芯片种类多，数目大。

现代数字系统

仅由三种标准积木块：微处理器、存贮器和PLD构成。即CPU+RAM+PLD模式。PLD的设计是其核心。可编程逻辑器件：PLD--ProgrammableLogicDevices用户构造逻辑功能。580年代初：Lattice公司推出GAL_GenericArrayLogic(第二代）；§2.1可编程逻辑器件概述一、PLD的发展进程70年代初：PROM、

PLA_ProgrammableLogicArray

（第一代）；70年代末：AMD公司推出PAL_ProgrammableArrayLogic690年代初：

Lattice公司提出ISP

InSystemProgramming，推出ispLSI。80年代中：

Xilinx公司推出FPGA

Field

ProgrammableGatesArray；

Altera公司推出EPLD

Erasable

ProgrammableLogicDevice；近年PLD的发展：密度：单片已达1000万系统门速度：达420MHz以上线宽：已达90nm，属甚深亚微米技术（VDSM—VeryDeepSubMicrometer）7高集成度；高速度；高可靠；在系统可编程。

PLD已占整个IC产值的40%以上。PLD的产量、集成度每年增加35%，成本降低40%。二、PLD产品的特点：8Altera产品系列主要性能9Altera公司千万门级的FPGA(SOC):Stratix10

Xilinx产品系列主要性能11Xilinx公司千万门级的FPGA(SOC):Virtex-IIPro12Lattice产品系列主要性能13（1）产品系列代码：如ALTERA公司的FLEX器件系列代码为EPF。（2）品种代码：如ALTERA公司的EPF10K，10K即是其品种代码。（3）特征代码：即集成度，CPLD产品一般以逻辑宏单元数描述，而FPGA一般以有效逻辑门来描述。如ALTERA公司的EPF10K10中后一个10，代表典型产品集成度是10K。

（4）封装代码：如ALTERA公司的EPM7128SLC84中的LC，表示采用PCC封装。CPLD/FPGA产品型号标识通常由以下几个部分组成：14

（5）参数说明：如ALTERA公司的EPM7128SLC84中的LC84－15,84代表有84个引脚，15代表速度等级为15ns。（6）改进型描述：改进型号一般在原型号后用字母A、B、C表示，有些具有特定含义，如D表示低成本型、E表示增强型、L表示低功耗型、H表示高引脚型、X表示扩展型等。（7）适用的环境描述：C表示商用级（0°C－85°C），I表示工业级（－40°C－100°C），M表示军工级（－55°C－125°C）。15

例：

Xilinx器件的标识方法是：器件型号+封装形式+封装引脚数+速度等级+环境温度。如

XC3164

PC

84-4

C

的含义如下：第1项：XC3164表示器件型号。第2项：PC表示器件的封装形式，主要:PLCC(PlasticLeadedChipCarrier，塑料方形扁平封装)PQFP(PlasticQuadFlatPack，塑料四方扁平封装)TQFP(ThinQuadFlatPack，四方薄扁形封装)RQFP(PowerQuadFlatPack,大功率四方扁平封装)BGA(BalGridArray(Package)，球形网状阵列(封装))PGA(CeramicPinGridArray(Package)，陶瓷网状直插阵列(封装)等形式。16

第3项：84表示封装引脚数。一般有44、68、84、100、144、160、208、240等数种，常用的器件封装引脚数有44、68、84、100、144、160等，最大的达596个引脚。而最大用户I/O是指相应器件中用户可利用的最大输入/输出引脚数目，它与器件的封装引脚不一定相同。第4项：-4表示速度等级。速度等级有两种表示方法。在较早的产品中，用触发器的反转速率来表示，单位为MHz，一般分为-50、-70、-100、-125和-150；在较后的产品中用一个CLB的延时来表示，单位为ns，一般可分为-10、-8、-6、-5、-4、-3、-2、-09。第5项：C表示环境温度范围。其中又有C——商用级(0℃～85℃)、I——工业级(-40℃～100℃)和M——军用级(-55℃～125℃)。172023/2/4181、从互连延时入手解决系统速度问题门延时：几百ns→不足2ns

互连延时：相对门延时越来越大三、近年PLD的发展热点19

1）ISP：是指对器件、电路板、整个电子系统进行逻辑重构和修改功能的能力。这种重构可以在制造之前、制造过程中、甚至在交付用户使用之后进行。传统PLD：先编程后装配；

ISPPLD：可先编程后装配，也可先装配后编程。2、在系统可编程技术（ISP）20设计设计修改方便，产品面市速度快，减少原材料成本，提高器件及板级的可测试性。制造减少制造成本，免去单独编程工序，免去重做印刷电路板的工作，大量减少库存，减少预处理成本，提高系统质量及可靠性。现场服务/支持提供现场系统重构或现场系统用户化的可能，提供遥控现场升级及维护的可能2）ISP技术的优越性21非ISP工艺流程从仓库提取器件进半成品库对器件编程贴标签提取特定器件焊接电路板电路板测试编程及电路板测试焊接电路板从仓库提取器件3）ISP技术简化生产流程比较：ISP技术对缩短生产周期，加快产品上市极为重要。ISP工艺流程22现配置时间为几十-几百ms

实时重配问题配置时间的极大缩短：硬件→软硬件→资源4）ISP的进一步发展：23PLD的生产厂家众多，产品名称各异，分类方法多样。常见的PLD产品：PROM、EPROM、EEPROM、

PLA、FPLA、PAL、GAL、CPLD、EPLD、

EEPLD、HDPLD、FPGA、pLSI、ispLSI、

ispGAL、ispGDS等。四、PLD的种类及分类方法241、根据器件密度分为：低密度可编程逻辑器件(LDPLD)高密度可编程逻辑器件(HDPLD)可编程逻辑器件(PLD)PROMPLAPALGALEPLDCPLDFPGA25

可编程逻辑器件从集成密度上可分为低密度可编程逻辑器件LDPLD和高密度可编程逻辑器件HDPLD两类。

LDPLD通常是指早期发展起来的、集成密度小于700门/片左右的PLD如ROM、PLA、PAL和GAL等。

HDPLD包括可擦除可编程逻辑器件EPLD（ErasableProgrammableLogicDevice）、复杂可编程逻辑器件CPLD（ComplexPLD）和FPGA三种，其集成密度大于700门/片。如Altera公司的EPM9560，其密度为12000门/片，Lattice公司的pLSI/ispLSI3320为14000门/片等。目前集成度最高的HDPLD可达25万门/片以上。

26

FPGA（FieldProgrammableGatesArray）

CPLD（ComplexProgrammableLogicDevice）

FPGA：内部互连结构由多种长度不同的连线资源组成，每次布线的延迟可不同，属统计型结构。逻辑单元主体为由静态存储器（SRAM）构成的函数发生器，即查找

表。通过查找表可实现逻辑函数功能。采用SRAM工艺。2、根据器件互连结构、逻辑单元结构分为：27CPLD：内部互连结构由固定长度的连线资源组成，布线的延迟确定，属确定型结构。逻辑单元主要由“与或阵列”构成。该结构来自于典型的PAL、GAL器件的结构。采用EEPROM工艺。任意一个组合逻辑都可以用“与—或”表达式来描述，所以该“与—或阵列”结构能实现大量的组合逻辑功能。28CPLD和FPGA的主要区别：1）结构上的不同2）集成度的不同

CPLD：500-50000门；

FPGA：1K–100M门3）应用范围的不同

CPLD逻辑能力强而寄存器少（1K左右），适用于控制密集型系统；FPGA逻辑能力较弱但寄存器多（100多K），适于数据密集型系统。4）使用方法的不同29一次性编程：PROM、PAL重复可编程：紫外线擦除：数十次；

E2CMOS工艺：上千次；

SRAM结构：上万次3、从可编程特性分为4、从编程工艺分为熔丝型开关；可编程低阻电路元件；EPROM；EEPROM；SRAM；3031性能CPLDFPGA集成规模小(最大数万)大(最大数万)单位粒度大(PAL结构)小(PROM结构)互联方式集总总线分段总线、长线、专用互联编程工艺EPROM、E2PROM、FlashSRAM编程类型ROMRAM型须与存储器连用信息

固定可实时重构触发器数少

多单元功能强弱速度高低功耗高低加密性能可加密不可加密适用场合逻辑系统数据型系统FPGA和CPLD的结构、性能对照表五、简单PLD的基本结构

数字电路系统包含有两类数字电路：一类是组合逻辑电路:

其特点是任一时刻的输出信号状态仅取决于当前的输入信号状态；另一类是时序电路:

它由组合逻辑电路和存储逻辑电路两部分组成。其特点是任一时刻的输出信号状态不仅取决于当时的输入信号状态，而且还取决于电路原来的信号状态。32

在数字系统中，根据布尔代数的知识，可知任何组合逻辑函数都可以用与或表达形式描述，也即可用“与门-或门”两种基本门电路实现任何组合逻辑电路，而任何时序逻辑电路又都是由组合逻辑电路加上存储元件（触发器）构成的。33可编程电路结构由输入处理电路、与阵列、或阵列、输出处理电路等四种功能部分组成，其基本结构如图所示。输入处理电路输出处理电路与阵列或阵列………

简单PLD的基本结构输入输出34与阵列和或阵列是电路的主体，其功能主要是用来实现组合逻辑函数。输入处理电路是由输入缓冲器组成，其功能主要是使输入信号具有足够的驱动能力并产生输入变量的原变量以及反变量两个互补的信号。输出处理电路主要是由三态门寄存器组成，其功能主要是提供不同的输出方式，可以由或阵列直接输出（组合方式），也可以通过寄存器输出（时序方式）。可编程电路结构35（a）（b）（c）PLD阵列线连接表示和逻辑图形符号AAA（d）ABCDY=ACD（e）（f）ABCDY=A+B+D十字交叉线表示两条线未连接交叉线的交叉点处打上黒实点在交叉线的交叉点上打叉，表示该点是个可编程点是互补输出的缓冲器多输入端与门

多输入端或门

36

在PROM中，与门阵列固定，或门阵列可编程，PROM只能实现组合逻辑电路；在组合逻辑函数的输入变量增多时，PROM的存储单元利用率比较低；PROM的与阵列采用的是全译码，产生了全部最小项；PROM是采用熔丝工艺，只可一次性编程使用。

PROM阵列结构A0A1A3Y0Y1Y237

可编程逻辑阵列PLA是对PROM进行改进而产生的。在PLA中，与门阵列和或门阵列都是可编程，其阵列结构如图所示。虽然PLA的存储单元利用率相对较高，但是其与阵列和或阵列都是可编程，造成软件算法复杂，运行速度大幅下降；并且该器件依然是采用熔丝工艺，只可一次性编程使用。PLA阵列结构A0A1A3Y0Y1Y238

在PAL中与门阵列是可编程的，而或阵列是固定的，其阵列结构如图所示。虽PAL具有多种输出和反馈结构，为逻辑设计提供一定的灵活性，但是不同的PAL器件具有独立的、单一性的输出结构，从而造成PAL器件的通用性比较差；此外，PAL器件仍采用熔丝工艺，只可一次性编程使用。PAL阵列结构A0A1A3Y0Y1Y2392.2Lattice系列产品Lattice是最早推出基于EECMOS技术的高密度可编程器件的公司。20世纪90年代，Lattice首先发明了ISP下载方式，并将ISP技术和EECMOS技术相结合，从而实现了可编程用户能够在无需从系统板上拔下芯片会从系统中取出电路板的的情况下，通过改变芯片的逻辑内容即可改变整个电子系统的功能，该技术极大促进CPLD的应用领域。40Lattice的可编程器器件产品有多个系列，主要是分成两类，属于CPLD器件系列主要有ispLSI、ispMACH、MACHXO等系列；属于FPGA器件系列主要有LatticeEC＆ECP、LatticeECP2、LatticeECP2M、LatticeXP等系列。目前，Lattice主流的CPLD产品主要是ispMACH4000系列和MACHXO系列，而Lattice主流的FPGA产品主要是LatticeEC＆ECP系列。411.ispLSI系列CPLD器件

ispLSI系列CPLD器件Lattice公司的最早推出的大规模可编程逻辑器件，该系列器件主要分成四个子系列：ispLSI1000系列、ispLSI2000系列、ispLSI3000系列和ispLSI6000系列，他们基本结构和功能相似，但每种系列产品应用场合不同。

1）ispLSI1000系列：该系列是最基本的可编程器件，其集成度在2000~8000门之间；引脚到引脚（pintopin）延迟时间在7.5ns~15ns之间；系统工作频率范围是80MHz~125MHz。ispLSI1000系列器件可以在高速率下完成控制、LANS、译码和总线管理等。422）ispLSI2000系列：该系列器件为高性能可编程器件，其集成度在1000~6000门之间；引脚到引脚（pintopin）延迟时间在0ns~10ns之间；系统工作频率范围是100MHz~180MHz。ispLSI2000系列器件具有更多的I/O接口，可以用于计数器、计时器以及作为微处理器高速RISC/CISC的定时接口等。433）ispLSI3000系列：该系列器件是高性能和高密度相结合的可编程器件，其集成度在8000~14000门之间；引脚到引脚（pintopin）延迟时间在7.5ns~15ns之间；系统工作频率范围是77MHz~125MHz。ispLSI3000系列针对可编程器件更高密度的设计进行了优化，内部嵌入了完整的系统逻辑、DSP功能逻辑、压缩逻辑和全编码逻辑等功能，因此，该系列器件能够实现非常复杂的逻辑功能。该系列器件主要应用于数字信号处理、图形处理、数据压缩以及数据加密、解密等。44

4）ispLSI6000系列：该系列器件是内部带有内存的更高集成密度和性能的可编程器件，其集成度高达25000门；引脚到引脚（pintopin）延迟时间是15ns；系统工作频率是77MHz。ispLSI3000系列器件将“预设计的”具有高性能、复杂存储功能与逻辑功能和可编程逻辑单元集成在一起，从而，是实现了功能更强大的可编程逻辑器件。该系列器件主要应用于电讯、数据通信、数据处理等复杂的场合。452.ispMACH4000系列CPLD器件ispMACH4000系列CPLD器件是在Lattice公司收购Vantis公司之后推出的可编程CPLD器件,该系列器件主要分成三个子系列：ispMACH4000V系列、ispMACH4000B系列和ispMACH4000C系列。ispMACH4000系列CPLD器件支持多种电压I/O接口，1.8v/2.5v/3.3v；具有可编程的上拉或者总线保持输入、IEEE1532在系统可编程（ISPTM）、可编程的输出摆率；同时还具有IEEE1149.1边界扫描测试功能以及3.3vPCI兼容和用于LVCMOS3.3接口的兼容5v的I/O等特性。ispMACH4000系列既有具有SuperFAST性能，又能提供最低的功耗，其引脚至引脚之间的传输延迟为2.5ns，可达到400MHz的系统性能。463．LatticeEC＆ECP系列FPGA器件LatticeEC＆ECP系列FPGA器件的功能结构是优化的，非常适用于对成本控制要求较高的应用领域，如消费品、汽车、医疗、工业、网络和计算机等。LatticeEC＆ECP系列具有灵活的sysIO缓冲器和sysCLOCK，支持LVCMOS、LVTTL、PCI、LVDS、SSTL和HSTL；具有专用的sysDDR电路，可简化了DDR存储器接口的实现；具有多种低成本的配置选项，支持工业标准SPI接口配置和其它常规协议，如并行、串行和JTAG等。在LatticeECP系列产品中还嵌入了具有高性能的乘法、加法、减法和累加功能的DSP模块。47有关ISP的概念：ISP_InSystemProgrammableLattice公司现场可编程（FPGA）Xilinx公司ICR_InCircuitReconfigureAltera公司(配置器件模式、PS、PPS、PPA、PSA、JTAG)4810芯下载口接口各引脚信号名称Byteblaster(MV)下载电缆与Altera器件的接口492.3Altera系列产品

Altera是著名的PLD生产商之一，Altera的PLD具有高性能、高集成度和高性价比的优点，并且该公司还提供功能全面的可编程器件开发工具和丰富的IP核、宏功能库等等，因此Altera多年来一直占据着行业领先地位。Altera的PLD产品包括Classic系列、MAX（MultipleArrayMatrix）系列、FLEX（FlexibleLogicElementMatrix）系列、APEX（AdvancedLogicElementMatrix）系列、ACEX系列、APEXⅡ系列、Cyclone系列、Stratix系列、MAXⅡ系列、CycloneⅡ系列以及StratixⅡ系列等等。

50一、目前，Altera主流的CPLD产品主要是MAXⅡ系列，而Altera主流的FPGA产品主要分成两类：一类是侧重于低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Cyclone，CycloneII；另一类是侧重于高性能应用，容量大，性能能满足各类高端应用，如Startix，StratixII等。511.MAXⅡ系列CPLD器件MAXⅡ系列CPLD器件适合于通用的、低密度逻辑的应用环境。MAXII系列CPLD器件是所有CPLD系列产品中成本最低、功耗最小和密度最高的器件。52该系列器件主要特性是：采用了LUT结构，内含Flash，可以实现自动配置；多种电压的I/O接口，可以支持的电压为3.3v/2.5v/1.8v，并且I/O接口PCI兼容；支持内部时钟频率高达300MHz，内置用户非易失性Flash存储器块，通过取代分立式非易失性存储器件以减少芯片数量；器件在工作状态时能够下载第二个设计，可降低远程现场升级的成本；具有灵活的多电压MultiVolt内核，片内电压调整器支持3.3v、2.5v或1.8v多类型电源输入；该系列器件还能够访问JTAG状态机，在逻辑中例化用户功能，可提高单板上不兼容JTAG协议的Flash器件的配置效率。532.CycloneⅡ系列FPGA器件CycloneⅡ系列FPGA器件适合于低成本、中等密度逻辑的应用环境。该系列器件在300mm晶圆的基础上，采用TSMC90nm低电介工艺技术，从而保证了器件快速和低成本特性。54该系列器件主要特性是：

能够提供多达68416个逻辑单元和1.1Mb的嵌入式处理器，并能够提供最多150个18×18比特乘法器，因此，该系列器件能够实现复杂的逻辑应用；提供高级外部存储器接口支持，允许开发人员集成外部单倍数据速率（SDR）、双倍数据速率（DDR、DDR2、SDRAM）器件以及第二代四倍数据速率（QDRⅡ、SRAM）器件，数据速率最高可达668Mbps；55

支持各种单端I/O标准，如当前系统中常用的LVTTL、LVCMOS、SSTL、HSTL、PCI和PCI-X标准；支持串行总线和网络接口（如PCI和PCI-X），快速访问外部存储器件，同时还支持大量通讯协议，包括以太网协议和通用接口；支持最多达四个可编程锁相环（PLL）和最多16个全局时钟线，提供强大的时钟管理和频率合成能力，使系统性能最大化，这些PLL提供的高级特性包括频率合成、可编程占空比、外部时钟输出、可编程带宽、输入时钟扩频、锁定探测以及支持差分输入输出时钟信号；支持驱动阻抗匹配和片内串行终端匹配，片内匹配消除了对外部电阻的需求，提高了信号完整性，简化电路板设计，CycloneIIFPGA通过外部电阻还可支持并行匹配和差分匹配。563.StratixⅡ系列FPGA器件

StratixⅡ系列FPGA器件适合于高性能、容量大等各种高端产品设计应用。该系列器件采用TSMC90nm低绝缘工艺技术，在300mm晶圆片上制造的，具有152个接收机和156个发送机通道，支持高达1Gbps数据传送速率的源同步信号；具有嵌入DPA电路，消除了使用源同步信号技术长距离传送信号时由偏移引发的相位对齐问题从而简化了印刷电路板（PCB）布局；支持高达1Gbps的高速差分I/O信号、多种高速接口标准（SPI-4.2、SFI-4、10G以太网XSBI、HyperTransport、RapidIO™、NPSI以及UTOPIAIV）。574、MAX系列：多阵列矩阵（MultipleArrayMatrix）内部结构：可编程的“与”阵列和固定“或”阵列实现逻辑功能；采用EPROM工艺(Classic、MAX5000)，或EEPROM工艺（MAX7000、MAX9000）；属CPLD。MAXMAX9000MAX7000MAX5000Classic58

5、FLEX系列：灵活逻辑单元阵列（FlexibleLogicElementMatrix）内部结构：使用查找表（LookUpTable__LUT）结构来实现逻辑功能；采用SRAM工艺；属FPGA。FLEX10K首次采用嵌入式阵列（EAB_EmbeddedArrayBlock）APEX20K融合查找表、乘积项、嵌入式阵列和存贮器于一体。FLEXAPEXIIAPEX20KFLEX10KFLEX8000FLEX600059

Altera器件结构

60

Altera器件的用户I/0引脚和可用门

61

Altera器件系列引脚数的发展趋势62

Altera器件系列系统可用门数的发展趋势63二、AlteraFLEX10K系列器件

1、性能特点

1）工业界第一种嵌入式可编程逻辑器件系列：嵌入式阵列（EAB_EmbeddedArrayBlock，2048位/每个EAB）逻辑阵列（LAB_LogicArrayBlock）

2）高密度最大250000门/片，40960位内部RAM

（20个EAB），可实现单片集成643）系统级特点：

多电压I/O接口、

低功耗（SRAM工艺）

JTAG(JointTestActionGroup)

BST(BoundaryScanTest)

ICR(InCircuitReconfiguration),

在电路可重构。

时钟锁定(ClockLock)电路：减小时钟延迟和偏移

时钟自举(ClockBoost)电路：时钟倍频低变形，时钟树形分配网络654）灵活的内部连接快速通道（FastTrack）：连续式布线结构特点：延迟可预测专用进位链：高速加法器、计数器、比较器专用级联链：实现高速、多输入逻辑函数。665）增强功能的I/O引脚

I/O脚三态输出使能控制

I/O脚漏极开路选择（Open-DrainOption)

输出电压摆率控制：高速、或低噪声6）多种封装形式，多种器件类型

84-672引脚，相同封装引脚兼容67实际器件外观：68三、MAX7000S系列器件结构

主要包含五个主要部分：逻辑阵列块LAB（LogicArrayBlocks）、宏单元（Macrocells），扩展乘积项EPT（ExpanderProductTerm）、可编程连线阵列PIA（ProgrammableInterconnectArray）I/O控制块IOC（I/OControlBlocks），

69INPUT/GCLK1INPUT/OE2/GCLKnINPUT/OE16~16个I/O引脚6~16个I/O引脚6~16个I/O引脚宏单元1~16宏单元33~48宏单元17~32宏单元49~646~16个I/O引脚I/O控制块I/O控制块I/O控制块I/O控制块6~166~166~166~166~166~166~166~16166~166~166~166~161616163636363666666个输出使能6个输出使能PIAINPUT/GCLKnLABMAX7000S系列器件的内部结构701．逻辑阵列块LAB（LogicArrayBlocks）MAX7000S结构主要是有多个相互关联的逻辑阵列块LAB构成的，每个逻辑阵列块LAB都是由16个宏单元（Macrocells）阵列构成。多个逻辑阵列块LAB是通过可编程连线阵列PIA连接在一起的，而对于可编程连线阵列PIA，这个全局总线包括所有的专用输入、I/O引脚和宏单元的信号引线。

对于每个逻辑阵列块LAB都有如下的输入信号：

1）来自通用逻辑输入的PIA的36个信号。

2）用于寄存器辅助功能的全局控制信号。

3）用于I/O引脚到寄存器的直接输入通道。712.宏单元（Macrocells）宏单元（Macrocell）是MAX7000S系列器件的具体逻辑单元，是由逻辑阵列、乘积项选择矩阵和可编程寄存器等三个功能块构成。其中逻辑阵列是实现组合逻辑的，每个逻辑阵列可以给每个宏单元提供五个乘积项；通过乘积项选择矩阵分配这些乘积项作为主要逻辑输入（如作为或门和异或门逻辑输入）以实现组合逻辑函数功能，或者是把这些乘积项作为宏单元中的寄存器的辅助输入（清零、置位、时钟和时钟的使能）。72乘积项选择矩阵共享逻辑扩展项16个扩展项乘积项36个PIA信号线逻辑阵列并联逻辑扩展项（来自其他宏单元）全局清除全局时钟2清除选择时钟/使能选择Ucc到PIA来自I/O引脚快速输入选择可编程寄存器寄存器旁路到I/O控制块DPRNCLRNENAMAX7000S系列器件的宏单元的结构733.扩展乘积项EPT（ExpanderProductTerms）

在MAX7000S结构中有两种扩展乘积项EPT类型，其一是共享扩展乘积项，其二是并联扩展乘积项。MAX7000S结构允许利用共享扩展乘积项或并联扩展乘积项作为附加的乘积项直接送到同一逻辑阵列块的任一宏单元中，这样就可以利用扩展乘积项实现单个宏单元不能是完成的复杂函数。74（1）共享扩展项（ShareableExpanders）

共享扩展项就是由每个宏单元提供一个未使用的乘积项，并将它们反向后反馈到逻辑阵列块中，每个逻辑阵列块LAB有16个共享扩展项。每个共享扩展项都可以被逻辑阵列块LAB内任何一个宏单元或全部宏单元使用和共享，以便实现复杂的逻辑函数功能。图2-8表示出共享扩展项是如何馈送到多个宏单元的。75乘积项选择矩阵宏单元乘积项逻辑16个共享扩展项36个PIA信号线宏单元乘积项逻辑

利用共享扩展项实现多个宏单元之间的连接76

并联扩展项是指宏单元中没有被使用的乘积项，将这些乘积项分配到邻近的宏单元去以实现复杂的逻辑函数功能。下图表示并联扩展项是如何从邻近的宏单元借用的。（2）并联扩展项（ParallelExpanders）7716个共享扩展项36个PIA信号线到下一个宏单元来自上一个宏单元PresetPresetClockClockClearClear宏单元乘积项逻辑乘积项选择矩阵乘积项选择矩阵宏单元乘积项逻辑

利用并联扩展项实现多个宏单元之间的连接78

通过可编程连线阵列PIA（ProgrammableInterconnectArray），可以把不同的逻辑阵列块相互连接，以实现用户所需要的逻辑功能。通过对可编程连线阵列PIA合适编程，就可以把器件中的任何信号连接到其目的地上。所有的MAX7000S器件的专用输入、I/O引脚和宏单元输出都是连接到可编程连线阵列PIA，而通过可编程连线阵列PIA能够有把这些信号送到整个器件内的任何地方。只有每个逻辑阵列块需要的信号才布置从可编程连线阵列PIA到逻辑阵列块LAB的连线。

4.可编程连线阵列PIA79到LABEEPROM单元PIA信号PIA连接到LAB的方式80

I/O控制块IOC主要是由三态门和使能控制电路构成的，在每个逻辑阵列块LAB和I/O引脚之间都有一个I/O控制块IOC。I/O控制块IOC允许每个I/O引脚被独立配置为输入、输出或双向工作方式。所有I/O引脚都有一个三态缓冲器，它的使能端可以受到全局输出使能信号的其中一个使能信号控制，或者是直接连到地（GND）或电源（VCC）上。

MAX7000S系列器件的I/O控制块如图所示。

5.I/O控制块IOC（I/OControlBlocks）81VccGND开漏极输出摆率控制来自宏单元快速输入宏单元寄存器输入到PIA连接到其他I/O引脚PIA6个全局输出使能信号MAX7000S系列器件的I/O控制块82

2.4

Xilinx公司的CPLD和FPGA器件

2.4.1性能特点1.高速、高密度FPGA

50K~1M系统门；系统性能可达200MHz；2.多标准SelectI/O接口

16个高性能接口标准。3.内置时钟管理电路四个专用的延迟锁相环（DLL）用于高级时钟控制，四个初级低偏移全局时钟分配网络，24个二级全局网络。834.多层次存贮器系统分布式的查找表（LUT）可配置为RAM；集中式的块RAM，每一块RAM为4096位。5.能平衡速度、密度的灵活结构高速算术用的专用进位逻辑，专用乘法器支持，宽输入函数的级联链，有带时钟使能、双同步或异步复位置位的丰富的寄存器、锁存器、内部三态总线等。7.基于SRAM的在系统可配置无限次可再编程特性，四种编程模式。842.4.2Xilinx系列产品Xilinx在1985年首次推出了FPGA，随后不断推出新的集成度更高、速度更快、价格更低、功耗更小的FPGA器件系列，同时也推出了具有独特特点的CPLD器件系列。85

Xilinx的可编程器器件产品有多个系列，主要是分成两类，属于CPLD器件系列分别是X2000系列、XC3000系列、XC4000系列、XC5200系列、XC9500系列、XC9500XV系列、XC9500XL系列以及CoolRunner系列等；属于FPGA系列器件分别是Spartan/XL系列、Spartan-Ⅱ系列、Spartan-ⅡE系列、Spartan-3系列、Spartan-3E系列、Virtex系列、Virtex-E系列、Virtex-EEM系列、Virtex-Ⅱ系列、Virtex-ⅡPro系列、Virtex-4系列以及最新系列Virtex-5系列等等。

86目前，Xilinx主流的CPLD产品主要是XC9500系列，而Xilinx主流的FPGA产品主要是Virtex-4系列。871.XC9500系列CPLD器件

XC9500系列CPLD器件主要应用于网络、通信和汽车应用电子等电子产品中。该系列器件采用了功耗低、处理速度快的快速闪存技术（FastFlash），具有在系统可编程的能力；同时该系列器件支持PCI总线规范和JTAG边界扫描测试功能，并且该系列器件提供了36~288个宏单元、800~6400个可用门的集成密度，并具有并具有多种封装选项和I/O性能，能够很容易地实现不同密度器件间的移植。88XC9500系列CPLD器件又分为XC9500系列、XC9500XL系列和XC9500XV系列三种系列，其主要特性如下：1）XC9500系列器件的特性是：引脚至引脚延时为5s；内部系统工作频率可达125MHz；多种电压的I/O接口，可支持的电压为5.0v/3.3v；在线编程(ISP)工作电压是5.0v。2）XC9500XL系列器件的特性是：引脚至引脚延时为4s；内部系统工作频率可达208MHz；多种电压的I/O接口，可支持的电压为5.0v/3.3v/2.5v；在线编程(ISP)工作电压是3.3v。3）XC9500XV系列器件的特性是：引脚至引脚延时为3.5s；内部系统工作频率可达200MHz；多种电压的I/O接口，可支持的电压为3.3v/2.5v/1.8v；在线编程(ISP)工作电压是2.5v。892.Virtex-4系列FPGA器件

Virtex-4系列是Xilinx新一代高端FPGA器件，该系列器件采用了90nm工艺制造，可提供高达20万逻辑单元集成密度和高达500MHz的系统时钟控制。

整个系列分为三个面向特定应用领域而优化的FPGA平台架构，分别是Virtex-4LX系列、Virtex-4SX和Virtex-4FX系列。90

1）Virtex-4LX系列：该系列器件主要是应用于高性能逻辑解决方案。该系列器件内部包含有先进数字时钟管理器DCM、相位匹配时钟分频器PMCD、片上差分时钟网络、带有集成FIFO控制逻辑的500MHzSmartRAM技术、每个I/O都有集成ChipSync源同步技术的1GbpsI/O和XtremeDSP逻辑模块等。91

2）Virtex-4SX系列：该系列器件主要是应用于高性能数字信号处理（DSP）解决方案。该系列器件内部不但集成Virtex-4LX系列器件的各种功能外，还集成了更多SmartRAM存储器块和512个XtremeDSP逻辑模块。在高达500MHz时钟速率下，可提供高达256GigaMACs/s的DSP总带宽，然功耗仅为57µW/MHz。92

3）Virtex-4FX系列：该系列器件主要是应用于高性能全功能嵌入式平台解决方案。该系列器件内部不仅集成Virtex-4LX系列器件的各种功能外，还嵌入了两个32位RISCPowerPC处理器和四个集成的10M/100M/1000MEthernetMAC内核，从而实现高性能嵌入式处理应用。同时该系列器件还包括有24个业界领先的RocketIO高速串行收发器，该RocketIO收发器支持所有的主要的高速串行传输数据速率。93

主要包括三部分：可配置逻辑块CLB(ConfigureableLogicBlocks)、输入输出块IOB（Input/OutputBlocks）可编程连线PI(ProgrammableInterconnect)。2.4.3Xilinx公司的XC4000系列器件结构94CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可配置逻辑块CLB输入输出块IOB可编程连线PIXC4000系列器件的基本结构95

可配置逻辑块CLB是FPGA的基本逻辑单元，用于实现FPGA芯片中的大部分逻辑功能。可配置逻辑块CLB内部基本结构如图2-13所示，其主要包括由触发器、逻辑函数发生器、可编程的数据选择器及其他控制电路组成，每个CLB实现单一的逻辑功能，多个CLB以阵列的形式分布在器件的中部，由PI相连，实现复杂的逻辑功能。

1．可配置逻辑块CLB96G-LUTF-LUTH-LUTH1DINS/RECG’F’H’S/R控制S/R控制G1~G4逻辑函数发生器F1~F4逻辑函数发生器G’F’H逻辑函数发生器11G1G2G3G4F1F2F3F4K(时钟)XXQYQYSDRDSDRDDDECECQQC1C2C3C4可配置数据选择器

可配置逻辑块CLB内部基本结构97

在可配置逻辑块CLB中共有3个逻辑函数发生器，包括两个4输入的逻辑函数发生器（G-LUT、F-LUT）和一个3输入的逻辑函数发生器（H-LUT）。这些逻辑函数发生器是采用基于静态随机存储器的查表LUT（LookUpTable）结构，如图2-14所示4输入逻辑函数发生器G-LUT的内部结构。查找表LUT的工作原理类似于用PROM实现多种组合逻辑函数，其输入等效于PROM的地址码，存储的内容为相应的逻辑函数取值，通过查找地址表，可得到逻辑函数的输出。9816×1RAMG1G2G3G4G4输入逻辑函数发生器G-LUT的内部结构99

在CLB结构图中，逻辑函数发生器G-LUT和F-LUT各有4个独立的输入变量，可分别实现对应的输入4变量的任意逻辑函数。H-LUT逻辑函数发生器的输入信号是前两个逻辑函数发生器的输出信号G′和F′，以及